KR100882932B1 - 반도체 기판 및 그 제조 방법, 반도체 소자의 제조 방법 및이미지 센서의 제조 방법 - Google Patents

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Abstract

이미지 센서의 제조 방법이 제공된다. 이미지 센서의 제조 방법은 하부 영역 및 하부 영역 상에 형성되며 다수개의 트렌치가 형성된 트렌치 영역을 포함하는 서브 기판 및 서브 기판 상에 형성된 반도체층을 포함하는 반도체 기판을 제공하고, 반도체층 내에 광전 변화부를 형성하고, 반도체층 상에 배선층을 형성하고, 배선층 상부에 지지 기판을 본딩하고, 하부 영역을 제거하여 트렌치의 일측을 노출시키고, 서브 기판의 트렌치 영역을 제거하여 반도체층을 노출시키고, 노출된 반도체층 상에 컬러 필터 및 마이크로 렌즈를 형성하는 것을 포함한다.
반도체 소자, 이미지 센서

Description

반도체 기판 및 그 제조 방법, 반도체 소자의 제조 방법 및 이미지 센서의 제조 방법{Semiconductor substrate and method of fabricating the same, method of fabricating semiconductor device and method of fabricating image sensor}
도 1은 본 발명의 일 실시예에 따른 반도체 기판의 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 기판의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 이미지 센서를 나타낸 블록도이다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 회로도이다.
도 9 내지 도 15는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 아미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 액티브 픽셀 센서 어레이 20: 타이밍 제너레이터
30: 로우 디코더 40: 로우 드라이버
50: 상관 이중 샘플러 60: 아날로그 디지털 컨버터
70: 래치부 80: 컬럼 디코더
100: 반도체 기판 120: 서브 기판
122: 트렌치 124: 매립막
126: 씨드층 140: 반도체층
200: 단위 화소 202: 소자 분리 영역
210: 광전 변환부 220: 전하 검출부
230: 전하 전송부 240: 리셋부
250: 증폭부 260: 선택부
310: 층간 절연막 312,314: 절연막
320: 메탈 배선 330: 메탈간 절연막
340: 식각 정지막 410: 지지 기판
580: 컬러 필터 582: 평탄화층
590: 마이크로 렌즈 600: 프로세서 기반 시스템
605: 버스 610: CMOS 이미지 센서
620: 중앙 정보 처리 장치 630: I/O 소자
640: RAM 650: 플로피디스크 드라이브
655: CD ROM 드라이브 660: 포트
본 발명은 반도체 기판 및 그 제조 방법, 반도체 소자의 제조 방법 및 이미지 센서의 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서에서는 다층의 배선층 위에 형성된 렌즈로부터 배선층 사이를 통해 광전 변환부로 빛이 입사한다. 이러한 구조에서는 다층의 배선층의 레이아웃에 의해 장해(障害)를 받아 광전 변환부에 실제 도달하는 빛의 양은 충분하지 않다. 즉, 다층 배선층에 의해 광전 변환부에 대한 개구율이 작아져서 광전 변환부에 입사되는 빛의 양이 현저히 줄어들어, 감도가 저하될 수 있다.
이를 해결하기 위하여 타면 조사형의 이미지 센서를 구현한다. 타면 조사형의 이미지 센서는 반도체 기판의 타면측(배선부와 반대측)으로부터 광을 조사하여 광전 변환부에서 수광을 하는 구조로서, 다층 배선층의 레이아웃에 의해 장해를 받지 않고 실효 개구율을 높이고 감도를 향상시킬 수 있다.
타면 조사형 이미지 센서를 형성하기 위하여는 반도체 기판 상에 광전 변환부 및 배선층을 형성한 후 반도체 기판의 하부를 제거하여야 한다. 이 때, 광전 변환부의 손상 없이 광전 변환부와 근접한 곳까지 반도체 기판을 제거하되, 균일하게 제거하여야만 광전 변환부에서 수광되는 빛이 균일해진다. 따라서, 반도체 기판의 전면을 균일하게 제거하면서도 광전 변환부 손상이 없도록 하는 기술이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 생산성이 향상된 반도체 기판을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 생산성이 향상된 반도체 기판의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 생산성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 생산성이 향상된 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 기판은 하부 영역 및 상기 하부 영역 상에 형성되며 다수개의 트렌치가 형성된 트렌치 영역을 포함하는 서브 기판 및 상기 서브 기판 상에 형성된 반도체층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법은 서브 기판을 제공하고, 상기 서브 기판 상부에 다수개의 트렌치를 형성하고, 상기 서브 기판 전면에 반도체층을 형성하는 것을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 하부 영역 및 상기 하부 영역 상에 형성되며 다수개의 트렌치가 형성된 트렌치 영역을 포함하는 서브 기판 및 상기 서브 기판 상에 형성된 반도체층을 포함하는 반도체 기판을 제공하고, 상기 반도체층 상에 배선층을 형성하고, 상기 배선층 상부에 지지 기판을 본딩하고, 상기 서브 기판을 제거하여 상기 반도체층을 노출시키는 것을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은 하부 영역 및 상기 하부 영역 상에 형성되며 다수개의 트렌치가 형성된 트렌치 영역을 포함하는 서브 기판 및 상기 서브 기판 상에 형성된 반도체층을 포함하는 반도체 기판을 제공하고, 상기 반도체층 내에 광전 변화부를 형성하고, 상기 반도체층 상에 배선층을 형성하고, 상기 배선층 상부에 지지 기판을 본딩하고, 상기 하부 영역을 제거하여 상기 트렌치의 일측을 노출시키고, 상기 서브 기판의 트렌치 영역을 제거하여 반도체층을 노출시키고, 상기 노출된 반도체층 상에 컬러 필터 및 마이크로 렌즈를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, n형 또는 p형은 예시적인 것이며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 기판을 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 기판의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 기판은 서브 기판(120) 및 반도체층(140)을 포함한다.
서브 기판(120)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판 또는 석영 기판 등이 될 수 있으며 이에 한정되지 않는다. 서브 기판(120)의 상부에는 다수개의 트렌치(122)가 형성된다. 즉, 서브 기판(120)은 트렌 치(122)가 형성된 트렌치 영역 및 트렌치가 형성되지 않은 하부 영역으로 구분할 수 있다.
다수개의 트렌치(122)는 서브 기판(120)의 전면(whole surface)에 형성될 수 있으며, 바람직하게는 균일한 직경을 갖도록 형성될 수 있으나, 이에 한정되지 않는다. 다수개의 트렌치(122)의 깊이는 실질적으로 같을 수 있으며 예를 들어, 약 0.1-100μm 정도일 수 있으나 이에 한정되지 않는다. 한편, 다수개의 트렌치(122)는 홀(hole) 형태 또는 라인(line) 형태일 수 있다. 이 때, 홀의 폭 또는 라인의 선폭은 예를 들어, 약 0.1-100μm 정도일 수 있으나 이에 한정되지 않는다.
또한, 다수개의 트렌치(122)는 매립막(124)으로 매립되어 있을 수 있다. 이 때, 매립막(124)은 예를 들어, 산화막, 질화막 또는 질산화막일 수 있으나 이에 한정되지 않으며, 서브 기판(120)과 이종 물질이면 모두 사용될 수 있다. 매립막(124) 상면에는 씨드층(126)이 형성되어 있을 수 있는데, 매립막(124) 상면의 씨드층(126)은 서브 기판(120)과 같은 물질로 형성될 수 있다.
서브 기판(120) 상에는 반도체층(140)이 형성된다. 반도체층(140)은 에피택셜층일 수 있는데 예를 들어, 실리콘층 또는 실리콘게르마늄층 등일 수 있다. 반도체층(140)은 상면이 평평하게 형성된다.
본 발명의 일 실시예에 따른 반도체 기판은 서브 기판(120)과 반도체층(140)이 연결되는 영역에 다수개의 트렌치(122)가 형성된 트렌치 영역을 구비한다. 트렌치 영역은 다수개의 트렌치(122)를 매립하는 매립막(124)이 서브 기판(120) 전면에 형성되어 있는 영역으로, 서브 기판(120)의 하부 영역과 반도체층(140)을 효과적으 로 구분한다. 따라서, 서브 기판(120)과 반도체층(140)이 쉽게 구분됨으로써, 반도체 제조 공정에서 반도체 기판(100)의 하부 영역을 제거할 필요가 있을 때에 용이하게 제거할 수 있다. 또한, SOI 기판 등의 기판보다 제조 단가가 저렴함으로써, 비용이 감소되어 생산성이 향상될 수 있다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 설명한다. 도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
우선, 도 2를 참조하면, 서브 기판(120)을 제공한다.
서브 기판(120)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판 또는 석영 기판 등이 될 수 있으나 이에 한정되지 않는다.
이어서, 도 3을 참조하면, 서브 기판(120) 상부에 다수개의 트렌치(122)를 형성한다.
구체적으로, 서브 기판(120) 상부에 포토레지스트 등의 마스크층을 형성하고, 사진 식각 공정을 진행하여 마스크 패턴을 형성한다. 이어서, 마스크 패턴을 식각마스크로 서브 기판(120)을 식각하여 서브 기판(120) 상부에 다수개의 트렌치(122)를 형성한다. 이 때, 트렌치(122)는 건식 식각 또는 습식 식각으로 형성할 수 있다.
다수개의 트렌치(122)는 서브 기판(120)의 전면(whole surface)에 형성될 수 있으며, 바람직하게는 균일한 직경을 갖도록 형성될 수 있으나, 이에 한정되지 않는다. 다수개의 트렌치(122)의 깊이는 실질적으로 같을 수 있으며 예를 들어, 약 0.1-100μm 정도일 수 있으나 이에 한정되지 않는다. 한편, 다수개의 트렌치(122)는 홀(hole) 형태 또는 라인(line) 형태일 수 있다. 이 때, 홀의 폭 또는 라인의 선폭은 예를 들어, 약 0.1-100μm 정도일 수 있으나 이에 한정되지 않으며, 후속 공정에서 열처리를 통해 트렌치(122) 상부가 막힐 수 있는 정도의 폭을 가질 수 있다.
이어서, 도 4를 참조하면, 다수개의 트렌치(122)를 매립막(124)으로 매립한다.
구체적으로, 화학 기상 증착(Chemical Vapor Deposition; CVD) 등을 진행하여 매립물질을 서브 기판(120) 상에 증착한다. 이어서, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 등을 진행하여 서브 기판(120) 상면을 평탄화한다. 매립막(124)은 예를 들어, 산화막, 질화막 또는 산질화막 등이 사용될 수 있다.
이어서, 도 5를 참조하면, 서브 기판(120)에 수소를 공급하고 열처리한다.
서브 기판(120)에 수소를 공급하고 열처리하면 트렌치(122) 주변부의 실리콘이 매립막(124) 상부로 일부 이동하여 매립막(124) 상부를 실리콘으로 덮는다. 즉, 트렌치(122)의 폭이 약 Xμm로 작기 때문에 열처리에 의해 실리콘이 일부 이동하면, 매립막(124) 상면이 실리콘으로 덮이게 된다. 따라서, 매립막(124) 상면에 씨 드층(126)이 형성된다.
이어서, 다시 도 1을 참조하면, 서브 기판(120) 전면에 반도체층(140)을 형성한다.
반도체층(140)은 예를 들어, 선택적 에피택셜 성장(Selective Epitaxial Growing; SEG) 공정으로 형성할 수 있다. 이 때, 서브 기판(120)의 노출된 상면 및 매립막(124) 상부의 씨드층(126)에서 실리콘을 성장시킬 수 있다. 즉, 서브 기판(120) 상면에 실리콘이 균일하게 형성되어 있기 때문에 반도체층(140)은 균일하게 형성될 수 있다.
선택적 에피택셜 성장은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition; RPCVD) 공정, 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 공정 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다. 선택적 에피택셜 성장은 소스 가스를 공급하여 진행하는데 소스 가스로는 예를 들어, SiH4, 디클로로실란(SiH2Cl2; DCS), 트리클로로실란(SiHCl3; TCS) 등이 사용될 수 있다. 또한, 선택적 에피택셜 성장 시에는 인시츄(in-situ)로 불순물을 같이 도핑할 수도 있고, 선택적 에피택셜 성장 후에 불순물을 따로 도핑할 수도 있다.
이하, 도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 기판에 대하여 설명한다. 도 6은 본 발명의 다른 실시예에 따른 반도체 기판의 단면도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 반도체 기판이 본 발명의 일 실시예에 따른 반도체 기판과 다른 점은 트렌치(122) 내부가 비어있다는 점이다.
본 발명의 다른 실시예에 다른 반도체 기판(100)은 서브 기판(120) 상면에 트렌치(122)가 형성되어 있으며, 트렌치(122) 상부의 씨드층(126)이 트렌치(122)를 막고 있어 트렌치(122) 내부가 비어 있다. 또한, 서브 기판(120) 상부에는 반도체층(140)이 형성된다.
이하, 도 2 내지 도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 기판의 제조 방법에 대하여 설명한다. 본 발명의 다른 실시예에 따른 반도체 기판의 제조 방법과 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법이 다른 점은 트렌치(122)를 형성한 후에 바로 열처리 공정을 진행한다는 점이다.
트렌치(122)를 다른 물질로 매립하지 않은 상태에서 열처리를 진행하면, 트렌치(122) 주변의 실리콘이 트렌치(122) 상면으로 이동하여 씨드층(126)을 형성하여 트렌치(122)이 상부를 막으면서 트렌치(122) 내부에 비어있는 공간을 형성한다. 한편, 트렌치(122) 상부가 씨드층(126)으로 막혀 있으므로, 트렌치(122) 상부에 반도체층(140)을 형성할 때에 균일하게 형성할 수 있다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서를 상세히 설명한다.
본 발명의 실시예들에 따른 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
도 7은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(active pixel sensor array, APS arrray)(10), 타이밍 제너레이터(timing generator)(20), 로우 디코더(row decoder)(30), 로우 드라이버(row driver)(40), 상관 이중 샘플러(Correlated Double Sampler, CDS)(50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(60), 래치부(latch)(70) 및 컬럼 디코더(column decoder)(80) 등을 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 다수의 단위 화소를 포함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다. 액티브 픽셀 센서 어레이(10)는 로우 드라이버(40)로부터 화소 선택 신호(ROW), 리셋 신호(RST), 전하 전송 신호(TG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 제너레이터(20)는 로우 디코더(30) 및 컬럼 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(40)는 로우 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, '잡음 레벨(noise level)')과 형성된 전기적 신호에 의한 전압 레벨(이하, '신호 레벨')을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 회로도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소(200)는 광전 변환부(210), 전하 검출부(220), 전하 전송부(230), 리셋부(240), 증폭부(250) 및 선택부(260)를 포함한다. 본 발명의 일 실시예에서는 단위 화소(200)가 도 2에서와 같이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 5개의 트랜지스터 구조로 이루어질 수도 있다.
광전 변환부(210)는 입사광을 흡수하여, 광량에 대응하는 전하를 축적하는 역할을 한다. 광전 변환부(210)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.
전하 검출부(220)는 플로팅 확산 영역(FD; Floating Diffusion region)이 주로 사용되며, 광전 변환부(210)에서 축적된 전하를 전송받는다. 전하 검출부(220)는 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 전하 검출부(220)는 증폭부(250)의 게이트에 전기적으로 연결되어 있어, 증폭부(250)를 제어한다.
전하 전송부(230)는 광전 변환부(210)에서 전하 검출부(220)로 전하를 전송한다. 전하 전송부(230)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TG)에 의해 제어된다.
리셋부(240)는 전하 검출부(220)를 주기적으로 리셋시킨다. 리셋부(240)의 소스는 전하 검출부(220)에 연결되고, 드레인은 Vdd에 연결된다. 또한, 리셋 신호(RST)에 응답하여 구동된다.
증폭부(250)는 단위 화소(200) 외부에 위치하는 정전류원(도면 미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출부(220)의 전압에 응답하여 변하는 전압이 수직 신호 라인(162)으로 출력된다. 소스는 선택부(260)의 드레인에 연결되고, 드레인은 Vdd에 연결된다.
선택부(260)는 행 단위로 읽어낼 단위 화소(200)를 선택하는 역할을 한다. 선택 신호(ROW)에 응답하여 구동되고, 소스는 수직 신호 라인(162)에 연결된다.
또한, 전하 전송부(230), 리셋부(240), 선택부(260)의 구동 신호 라인(131, 141, 161)은 동일한 행에 포함된 단위 화소들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
이하, 도 9 내지 도 15를 참조하여 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법에 대하여 설명한다. 도 9 내지 도 15는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들이다. 여기서, 도 10a는 본 발명의 일 실시예에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 개략적인 평면도이고, 도 10b는 도 10a의 Ⅳ- Ⅳ′를 따라 절단한 단면도이다.
우선, 도 9를 참조하면, 서브 기판(120) 및 반도체층(140)을 포함하는 반도체 기판(100)을 제공한다.
서브 기판(120)의 상부에는 다수개의 트렌치(122)가 형성되어 있으며, 다수개의 트렌치(122)는 매립막(124)으로 매립되어 있다. 또한, 다수개의 트렌치(122)가 형성된 서브 기판(120) 상면에는 반도체층(140)이 균일하게 형성되어 있다.
이어서, 도 10a 및 도 10b를 참조하면, 반도체층(140)에 광전 변환부(210)와 메탈 배선(320) 및 메탈간 절연막(330)을 포함하는 배선층을 형성한다.
우선, 반도체층(140)에 소자 분리 영역(202)을 형성하여, 활성 영역(미도시)를 정의한다. 소자 분리 영역(202)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
이어서, 활성 영역(미도시) 상에 불순물을 이온 주입하여, 포토 다이오드(212)와 피닝층(214)을 포함하는 광전 변환부(210)를 형성하고, 전하 검출부(220) 및 전하 전송부(230), 리셋부(240), 증폭부(250) 및 선택부(260)에 해당하는 트랜지스터를 형성한다.
이어서, 반도체 기판(101)의 전면을 덮으며 트랜지스터들이 형성되지 않은 빈 공간을 채우도록 층간 절연막(310)을 형성한다. 한편, 층간 절연막(310)을 형성하기 전에 광전 변환부(210) 상에 절연막(312, 314)을 형성할 수도 있다. 절연막(312, 314)은 산화막 또는 질화막일 수 있다. 여기서, 산화막 또는 질화막은 모두 형성될 수 있으며, 질화막 또는 산화막만이 형성될 수도 있다. 산화막 또는 질화막은 실리사이드 블로킹막일 수 있으며, 식각 정지막일 수도 있다.
이어서, 층간 절연막(310) 상에 메탈간 절연막(330) 및 메탈 배선(320)을 포함하는 배선층을 형성한다. 이 때, 복수의 메탈간 절연막(330) 사이에는 식각 정지막(340)을 형성할 수 있다. 메탈 배선(320)이 2층 또는 3층인 경우, 상부 메탈 배선과 하부 메탈 배선 사이는 층간 절연 물질인 메탈간 절연막(330)으로 채울 수 있으며, 상부 메탈 배선과 하부 메탈 배선은 비아홀(미도시)을 형성하여 연결한다. 도 10b에는 3층의 메탈 배선(222, 224, 226)이 도시되어 있다.
메탈 배선(320)으로는 예를 들어, 텅스텐(W) 및 구리(Cu) 등이 사용될 수 있다. 메탈간 절연막(330)으로는 예를 들어, FOX(Flowable OXide), HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다. 여기서, 복수의 메탈간 절연막(330) 사이에는 식각 정지 막(340)이 형성될 수 있으며 식각 정지막(340)은 예를 들어, SiN으로 형성될 수 있다.
이어서, 도 11을 참조하면, 배선층 상부에 지지 기판(410)을 본딩(bonding)한다.
지지 기판(410)은 후속 공정에서 배선층 및 반도체층(140)을 지지해주며, 예를 들어, 서브 기판(120)과 같은 반도체 기판으로 형성할 수 있다.
이어서, 도 12를 참조하면, 서브 기판(120)의 하부 영역을 제거하여 트렌치(122)의 일측을 노출시킨다.
서브 기판(120)의 하부 영역을 제거하는 것은 예를 들어, 화학적 기계적 연마 공정으로 진행할 수 있다. 이 때, 트렌치(122)의 일측이 노출될 때까지 연마 공정을 진행한다. 여기서, 트렌치(122) 내부를 매립하는 매립막(124)이 식각 정지막으로 사용될 수 있다.
이어서, 도 13을 참조하면, 트렌치(122)를 매립하는 매립막(124)을 제거한다.
매립막(124)은 예를 들어, 습식 식각으로 제거할 수 있다. 이 때, 서브 기판(120)과 매립막(124)의 식각 선택비가 큰 식각액을 사용하여 매립막(124) 만을 선택적으로 제거할 수 있다.
이어서, 도 14를 참조하면, 서브 기판(120)의 상부 영역인 트렌치(122)가 형성된 트렌치 영역을 제거하여 반도체층(140)을 노출시킨다.
서브 기판(120)은 전 공정에서 하부 영역이 제거되었기 때문에 트렌치(122) 가 형성된 영역만이 남아 있다. 트렌치(122)가 형성된 트렌치 영역은 트렌치(122) 내부가 비어있기 때문에 단면적이 상당히 넓다. 따라서, 적절한 식각액을 사용하여 식각을 진행하면 단면적이 넓은 트렌치 영역은 반도체층(140)보다 식각 속도가 월등히 빠르게 되므로, 트렌치 영역, 즉 잔존한 서브 기판(120)만을 선택적으로 제거할 수 있다.
이어서, 화학적 기계적 연마 공정 등을 사용하여 반도체층(140) 하면을 평탄하게 형성할 수 있다.
이어서, 도 15를 참조하면, 반도체층(140) 하면에 컬러 필터(580) 및 마이크로 렌즈(590)를 형성한다.
컬러 필터(580)는 레드(red), 그린(green), 블루(blue)가 베이어(Bayer) 형으로 배치된 컬러 필터(580)가 사용될 수 있다. 베이어형은 사람의 눈이 가장 민감하게 반응하여 정확도가 요구되는 그린(green) 컬러 필터(580)가 전체 컬러 필터(580)의 반이 되도록 배열하는 방식이다. 그러나, 컬러 필터(580)의 배열은 다양하게 변형될 수 있다.
컬러 필터(580) 하부의 광전 변환부(210)에 대응되는 위치에는 마이크로 렌즈(590)를 형성한다. 마이크로 렌즈(590)는 예를 들어, TMR 계열의 수지 및 MFR 계열의 수지로 형성할 수 있다. 마이크로 렌즈(590)는 광전 변환부(210) 이외의 영역으로 입사하는 빛의 경로를 변경하여 광전 변환부(210) 영역으로 빛을 모아준다.
또한, 컬러 필터(580)와 마이크로 렌즈(590) 사이에는 평탄화층(582)을 형성할 수 있으며, 평탄화층(582)은 예를 들어, 열경화성수지로 형성할 수 있다.
본 발명의 일 실시예에 따른 이미지 센서의 제조 방법에 따르면, 서브 기판(120)을 제거할 때에 트렌치(122)가 형성된 영역만을 제거하면 되므로, 선택적 제거가 보다 수월하다. 또한, 제거되지 않은 반도체층(140)의 두께가 보다 균일하게 되므로 이미지 센서에 입사되는 빛의 양이 균일하게 되어 이미지 센서의 특성이 향상될 수 있다.
즉, 서브 기판(120)을 보다 효율적이고 효과적으로 제거함으로써, 생산성을 향상시킬 수 있다.
도 16은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
도 16을 참조하면, 프로세서 기반 시스템(600)은 CMOS 이미지 센서(610)의 출력 이미지를 처리하는 시스템이다. 시스템(300)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(600)은 버스(605)를 통해 입출력(I/O) 소자(330)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU)(320)를 포함한다. CMOS 이미지 센서(610)는 버스(605) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(600)은 버스(605)를 통해 CPU(320)와 커뮤니케이션할 수 있는 RAM(640), 플로피디스크 드라이브(650) 및/또는 CD ROM 드라이브(655), 및 포트(660)을 더 포함할 수 있다. 포트(660)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. CMOS 이미지 센서(610)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
또한, 본 명세서에서는 본 발명의 일 실시예에 따른 반도체 기판을 사용한 이미지 센서의 제조 방법만을 설명하였지만, 반도체 기판의 하부 영역을 제거하는 모든 공정에 본 발명이 적용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다고 판단되므로 그 설명을 생략한다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 이미지 센서의 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 서브 기판의 선택적 제거가 보다 수월하여, 제거되지 않은 반도체층의 두께가 보다 균일하게 되므로 이미지 센서에 입사되는 빛의 양이 균일하게 되어 이미지 센서의 특성이 향상될 수 있다.
둘째, 서브 기판을 보다 효율적이고 효과적으로 제거함으로써, 생산성을 향상시킬 수 있다.

Claims (27)

  1. 하부 영역 및 상기 하부 영역 상에 형성되며 다수개의 트렌치가 형성된 트렌치 영역을 포함하는 서브 기판;
    상기 다수개의 트렌치를 매립하여 형성된 매립막;
    상기 매립막이 형성된 트렌치 영역 전면을 덮도록 형성된 씨드층; 및
    상기 씨드층 상에 형성되어 상기 씨드층의 전면을 덮도록 형성된 반도체층을 포함하는 반도체 기판.
  2. 제 1항에 있어서,
    상기 다수개의 트렌치는 상기 서브 기판의 전면에 형성된 반도체 기판.
  3. 제 1항에 있어서,
    상기 다수개의 트렌치의 깊이는 실질적으로 같은 반도체 기판.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 매립막은 산화막, 질화막 또는 질산화막인 반도체 기판.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 반도체층은 에피택셜층인 반도체 기판.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 반도체층은 실리콘층 또는 실리콘게르마늄층인 반도체 기판.
  8. 서브 기판을 제공하고,
    상기 서브 기판 상부에 다수개의 트렌치를 형성하고,
    상기 다수개의 트렌치를 매립막으로 매립하고,
    상기 매립막이 형성된 트렌치 영역 전면을 덮도록 씨드층을 형성하고,
    상기 씨드층 상에 상기 씨드층의 전면을 덮도록 반도체층을 형성하는 것을 포함하는 반도체 기판의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 반도체층은 선택적 에피택셜 성장 공정으로 형성하는 반도체 기판의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9항에 있어서,
    상기 씨드층을 형성하는 것은 상기 서브 기판에 수소를 공급하고 열처리하는 것을 포함하는 반도체 기판의 제조 방법.
  11. 삭제
  12. 삭제
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 매립막은 산화막, 질화막 또는 질산화막인 반도체 기판의 제조 방법.
  14. 하부 영역 및 상기 하부 영역 상에 형성되며 다수개의 트렌치가 형성된 트렌치 영역을 포함하는 서브 기판, 상기 다수개의 트렌치를 매립하여 형성된 매립막 및 상기 서브 기판 상에 상기 서브 기판의 전면을 덮도록 형성된 반도체층을 포함하는 반도체 기판을 제공하고,
    상기 반도체층 상에 배선층을 형성하고,
    상기 배선층 상부에 지지 기판을 본딩하고,
    상기 반도체 기판의 하부 영역을 제거하여 상기 트렌치의 일측을 노출시키고,
    상기 트렌치 영역을 제거하여 상기 반도체층의 일면을 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
  15. 삭제
  16. 제 14항에 있어서,
    상기 트렌치 영역을 제거하여 반도체층을 노출시키는 것은, 습식 식각으로 진행하는 반도체 소자의 제조 방법.
  17. 제 16항에 있어서,
    상기 트렌치 영역을 제거하여 반도체층을 노출시키는 것은, 상기 습식 식각을 진행한 후에 화학적 기계적 연마 공정을 진행하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 삭제
  19. 삭제
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 반도체 기판의 다수개의 트렌치는 상기 서브 기판의 전면에 형성된 반도체 소자의 제조 방법.
  21. 하부 영역 및 상기 하부 영역 상에 형성되며 다수개의 트렌치가 형성된 트렌치 영역을 포함하는 서브 기판, 상기 다수개의 트렌치를 매립하여 형성된 매립막 및 상기 서브 기판의 전면을 덮도록 형성된 반도체층을 포함하는 반도체 기판을 제공하고,
    상기 반도체층 내에 광전 변화부를 형성하고,
    상기 반도체층 상에 배선층을 형성하고,
    상기 배선층 상부에 지지 기판을 본딩하고,
    상기 하부 영역을 제거하여 상기 트렌치의 일측을 노출시키고,
    상기 트렌치를 매립하는 매립막을 제거하고,
    상기 서브 기판의 트렌치 영역을 제거하여 반도체층을 노출시키고,
    상기 노출된 반도체층 상에 컬러 필터 및 마이크로 렌즈를 형성하는 것을 포함하는 이미지 센서의 제조 방법.
  22. 제 21항에 있어서,
    상기 트렌치 영역을 제거하여 반도체층을 노출시키는 것은, 습식 식각으로 진행하는 이미지 센서의 제조 방법.
  23. 제 22항에 있어서,
    상기 트렌치 영역을 제거하여 반도체층을 노출시키는 것은, 상기 습식 식각을 진행한 후에 화학적 기계적 연마 공정을 진행하는 것을 포함하는 이미지 센서의 제조 방법.
  24. 삭제
  25. 삭제
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 매립막은 산화막, 질화막 또는 질산화막인 이미지 센서의 제조 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 반도체 기판의 다수개의 트렌치는 상기 서브 기판의 전면에 형성된 이미지 센서의 제조 방법.
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