KR20040015282A - 반도체 재료의 필름 또는 층, 및 그 필름 또는 층의제조방법 - Google Patents

반도체 재료의 필름 또는 층, 및 그 필름 또는 층의제조방법 Download PDF

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Abstract

본 발명은 박막의 저결함밀도를 가진 반도체 재료로 만들어진 필름 또는 층에 관한 것이며, 또 낮은표면조도, 결함밀도 및 두께변이를 가진 얇은 실리콘층을 가진 SOI디스크에 관한 것이다. 또한, 본 발명은 반도체 재료로 만들어진 필름 또는 층을 제조하는 방법에 관한 것이다. 상기 방법은 다음과 같은 공정으로 이루어져 있다.
a) 소정의 기하학적 구조의 주기적 개발홈을 가진 반도체 재료에서 구조물을 생성하는 공정.
b) 주기적 재발홈을 가진 층이 반도체 재료표면의 밀폐층밑에 형성될 때까지 표면주성재료를 열처리하는 공정.
c) 반도체 재료의 잔여부분에서 홈의 층을 따라서 표면의 밀폐층을 분리하는 공정.

Description

반도체 재료의 필름 또는 층, 및 그 필름 또는 층의 제조방법{FILM OR LAYER MADE OF SEMI-CONDUCTIVE MATERIAL AND METHOD FOR PRODUCING SAID FILM OR LAYER}
SOI(Silicon On Insulator, 절연체기판 실리콘)웨이퍼로 알려진 것은 일반적으로 캐리어(carrier), 예로써 실리콘웨이퍼 표면 바로 밑에 매립된 층 및 산화물층 위에 있는 실리콘의 박막층으로 이루어진 층구조를 가진다. 전자부품(즉, 메모리 및 마이크로프로세서)의 제조에 대해 이와 같은 층구조는 관례적으로 사용된 실리콘웨이퍼에 비하여 큰 이점을 가진다.
전자적 기능의 우수한 특성이 부품의 높은 스위칭속도와 낮은 전력소모의 조합으로 달성된다. 또한, SOI웨이퍼를 기저로 하여 제조된 부품은 종래의 부품보다 비교적 낮은 전압에서의 동작에 더욱 적합하다.
이 때문에, 부품의 미래세대에서는 SOI웨이퍼의 사용이 크게 증가되어 SOI웨이퍼에 부과되는 품질요구가 특히 실리콘의 박막층과 산화물층의 층두께 균질성 및경함밀도에 관하여 커진다. 이점에서 종래기술에 따라 여러 다른 제조방법 및 생산품이 구별된다.
예를들면, 소위 SIMOX방법의 경우에 큰 산소함량을 가진 층은 산소이온의 에너지에 의해 결정된 소정 깊이의 실로콘웨이퍼 표면을 통하여 산소이온의 주입으로 제조된다(이쑤미시외, "Electron Lett" 14(8)(1978), 페이지 593). 그후의 열처리에서 그 층은 그 위에 있는 실리콘의 박층을 그 밑에 있는 실리콘웨이퍼의 잔류분에서 분리된 실리콘산화물층으로 변환한다. 그러나, 산소이온의 주입은 실리콘의 박층에서 결정방향(손상)을 생성하며, 이와 같은 손상은 전자부품의 추후제조시 SOI웨이퍼에 역효과를 가져온다.
그러나, 일반적으로 SOI웨이퍼는 제1의 웨이퍼인 기판웨이퍼에서 제2의 웨이퍼인 캐리어웨이퍼에로 실리콘의 박막층을 이동함으로 제조되며, 일반적으로 양 웨이퍼는 실리콘으로 구성되어 있다. 실리콘의 박막층은 예로써 절연실리콘 산화물층을 통하여 캐리어웨이퍼와 결합된다. 제1의 웨이퍼에서 제2의 웨이퍼로 실리콘의 박막층을 이동시키는데 사용하며, 따라서 SOI웨이퍼를 제조하는 다수의 방법이 공지되어 있다.
소위 스마트컷(SMARTCut)방법에서는 (미국특허 US 5,374,564 : Weldon씨외, Vac. Sci. Technolo., B 15(4)(1997), 페이지 1065-1073) 분리층이 수소주입에 의해 생성되고, 2개 웨이퍼의 결합후, 분리(분할)가 열처리에 의해 실시된다. 그에 따라, 그후 연마 또는 열처리(어닐링)를 통하여 평탄하게 되어야 할 수 많은 결함을 가진 비교적 거친 표면이 발생한다. 이 방법에서 HF결함으로 알려진 회복할 수없는 결함(구멍)이 0.1/㎠-0.5㎠의 밀도를 가진 실리콘의 엷은 상부층에 형성된다.
또한, 주입, 사용한 분리층 및 분리처리를 통하여 약 1.102/㎠-1.104/㎠의 규모의 Secco에칭공정후에 눈으로 볼 수 있는 결함이 실리콘의 상부층에 발생한다(박제이지씨, "SOI웨이퍼의 표면결함의 성질 : SIMOX 대 결함 SOI", 실리콘 재료의 전진과학 및 기술에 대한 국제심포시움, 2000년, 미국, KONA에서).
소위 ELTRAN방법(US 5,854,123 : 요네하라씨외, "전자화학협회 회보", 99-3, 1999년, 페이지 111-116)에서 분리층은 양극에칭공정에 의해 생성되며, 이때 다공표면층이 발생하여 이 층은 분리층을 형성한다. 다음, 이어서 실리콘의 박층을 형성하는 에피택셜층이 이 다공층에 침착된다. 분리작용은 열적으로 또는 기계적으로 실행되며, 이때 결함은 다시 실리콘의 표면과 상부층에 형성된다.
또한, 에피택셜층은 어떤 결함없이는 다공표면에서 전혀 성자할 수 없다. 실리콘층의 층두께에 따라 HF결함밀도(실리콘의 박막의 구멍)는 0.1/㎠-0.3/㎠이며, Secco에칭결함의 밀도는 5.102/㎠-1.105/㎠이다. 분할후 표면거칠기는 5 nm rms로(스캔면적 1㎛ ×1㎛) 높으며, 이어지는 평탄화공정을 필요로 한다(시카구치씨외 "고체기술", 43(6), 2000년, 페이지 88-22).
또다른 방법은 미국, 시겐(SiGen)씨에 의해 개발된 나노-클리브(Nano-Cleave)방법이다(커런트씨외, "구라파반도체", 22(2), 2000년, 페이지 25-27). 이 방법은 0.2 nm rms이하의 조도치를 생성하기 위해 분리후에 추가 평탄화공정을 필요로 한다(틸더크비스트씨외, "IEEE SOI심포지움", 2000넌, 미국, 와케필드).
그러므로, 상기의 결점을 보상하기 위하여 복잡한 또다른 처리공정이 실시된다. 예로써 특허문헌(EP 905767)에 의하면 수소기포층을 따라 실리콘웨이퍼를 쪼개서 생성된 결함층이 기상(Vapor-Phase)에칭공정에 의해 SOI웨이퍼에서 게저된다. 동시에 이 공정은 필요한 경우 실리콘층의 두께를 감소시키며, 동일한 효과가 특허문헌(EP 1045448)에 기재되어 있는 것 같이 실리콘 표면의 열산화에 달성되고, 실리콘 산화물의 감소에 의해 뒤따른 제거가 이루어진다. 실리콘의 박막층의 표면을 평탄하게 하고, 결정결함을 어닐링(annealing)하기 위해 수소함유 분위기에서 SOI웨이퍼의 열처리가 가능하다.
그러므로, 본 발명은 결정결함이 없고, 평탄한 표면을 가진 반도체의 필름 또는 층을 제공하며, 그 필름 또는 층을 생성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 재료의 필름 또는 층 및 그 필름 또는 층을 제조하는 방법에 관한 것이다.
도 1은 본 발명에 의한 반도체 재료의 필름 또는 층을 생산하는 순서를 나타낸 도이다.
도 2는 본 방법에 의한 필름 또는 층이 캐리어 재료에 이동되는 방법의 실시예의 순서를 나타낸 도이다.
도 3은 본 발명에 의한 a) 및 b) 공정을 시행한 실리콘웨이퍼를 통한 단면의 SEM(scannig electron microscope, 주사전자현미경)의 영상을 나타낸 도이다.
도 4는 실리콘웨이퍼의 분리고정 c)이 시행된 후, 도 3에 표시된 실리콘웨이퍼의 SEM영상을 나타낸 도이다.
다음, 실리콘 재료의 필름 또는 층을 생산하는 본 발명의 방법을 도면참조하에 바람직한 실시예와 조합하여 설명한다. 생산방법은 각개 공정 a) ~ c)의 조합으로서 설명되며, 필요한 경우 각각의 공정은 변동가능성을 내포할 수가 있다.
제1의 공정 a)에서 소정의 형상을 주기적으로 재상하는 홈(2)으로 이루어진 구조는 반도체 개시물질(기판)(1)의 표면에 필요한 경우에는 그 표면의 일부분에 생성된다(도 1 및 도 2에 도시된 것 같이).
본 방법은 임의의 반도체 재료에 적용되며, 그러나 실리콘게르마늄, 갈륨비소화물, 실리콘카바이드와 인듐인화물에 바람직하며, 실리콘에 특히 바람직하다.실리콘은 반도체부품의 제조에 특히 중요함으로 본 발명에 의한 방법의 이점 및 바람직한 실시예는 본 발명의 적용이 실리콘에 제한되지 않았을 지라도 실리콘을 참조하여 설명된다.
또한, 기판은 여러다른 재료사양으로 이루어져 있으며, 반도체 재료의 필름 또는 층은 기판의 표면층으로 형성되어 있으므로 특히 표면에 인접한 영역의 형성은 반도체층의 추후품질에 상당한 영향을 끼친다.
평면표면을 가진 웨이퍼형태의 기판을 사용하는 것이 바람직하며, 단결정 실리콘웨이퍼를 사용하는 것이 특히 바람직하다 : 어느 임의의 도핑 및 코(Co)-도핑(예로써, 질소-도핑된 웨이퍼)을 한 CZ 또는 FZ웨이퍼(즉, 초크랄스키 방법 또는 플로팅존 방법을 사용하여 제조된 단결정에서 제조된 웨이퍼), 에피택셜층을 구비한 웨이퍼, 열처리웨이퍼 및 큰 공극 및 틈새집괴 없는 재료(공극없는 실리콘 또는 완전실리콘) 또는 순수-동위원소실리콘(28Si).
새로운 개발은 공지의 "연마" 및 "양면연마(DSP)" 표면품질의 웨이퍼외에 거울연마(아지랑이 없는)없는 웨이퍼, 미세한 연삭웨이퍼 또는 에칭웨이퍼의 사용이 가능한 것이다.
홈(2)(도 1 및 도 2)은 레이서 또는 유사한 방법의 도움으로 ("VLSI시대의 실리콘처리", 에스. 볼프씨, ISBN 0-961672-16-1), 공지의 사진평판처리, 마스크 및 노출기술, 이온빔에칭, 플라스마에칭에 의한 트렌치에칭을 사용하여 공정 a)에 따라 표면에 인접한 층에서 생상된다. 이들 홈(트렌치)(2)의 크기는 폭, 직경, 깊이, 형상 및 간격에 관하여 정확히 구성된다. 구멍, 트렌치 또는 기타 규칙적 또는 불규칙 가하학적 형상이 가능하며, 규칙적 형상이 바람직하며, 대체로 원형 또는 정사각형 구멍이 특히 바람직하다.
홈(2)은 기판표면의 부분영역을 통하여 고밀도로 생성되며, 또는 기판(1)의 전표면을 통하여 생성되는 것이 바람직하다.
예를들면, 웨이퍼표면의 기판의 경우에는 대체로 2개표면중의 1개의 전체가 홈을 구비하는 것이 바람직하다. 홈은 소정의 형상을 주기적으로 재상하는 홈으로 이루어진 구조를 형성하도록 생성된다.
홈의 형상크기(즉, 단면 깊이 및 간격)는 공정이 진행됨에 따라 형성된 반도체의 층이 소정의 두께(D)를 가질 수 있도록 선정된다. 그 목적으로 직경(원형구멍의 경우) 또는 에지길이(정사각형의 경우)가 D/5 ~ 2ㆍD(특히 바람직하게는 D/3 ~ D)로 선택되는 것이 바람직하며, 또 트렌치 깊이가 D ~ 4ㆍD로, 그리고 트렌치 간격이 D/2 ~ 3ㆍD로 선정되는 것이 바람직하다.
예로써, 홈의 형상크기는 공정 b)에서 그후의 열처리시 홈에서 형성된 각개의 공동(3)이 결합하여 큰 공동(3)을 형성한다(도 1과 도 2에 도시된 공동은 개개의 공동 및 큰 공동의 양공동을 상징한다). 이 경우, 공정 b)후에 웨브(Web)(3a)가 공동(3)내에 잔류하도록 홈이 소수의 정확히 설정된 위치에, 그리고 비교적 먼거리에 생성되는 것이 바람직하다.
그러나, 바람직하게 모두 동일한 형상을 가진 구멍이 일정한 구멍간 거리를 가지고 규칙적인 패턴, 예로써 정사각형 또는 육각형으로 그리고, 소정위치에서 짧은 간격으로 제조되는 것이 특히 바람직하다. 그 경우, 구멍의 형상크기 및 구멍간 거리는 공정 b)에 의한 열처리시 표면이 평탄한 층에 의해 닫히도록, 그러나 각개의 홈은 큰 공동을 형성하기 위해 융합되지 않도록 선정되는 것이 바람직하다.
그후의 공정 b)에서 기판은 원자의 표면이동성 때문에 흠이 표면에서 닫히는 결과를 가져오는 열처리가 되어 닫힌층(4)이 형성되며, 동시에 공동(3)은 그 층하부에 생성된다. 공전이 진행됨에 따라 공동상부의 층(4)은 궁극적으로 반도체의 층 또는 필름을 형성한다.
공정 a)와 b)를 기저로 한 기술이 쓰시마와이, 사토티와 미쓰시마 아이씨에 의한 간행물에 기재되었다(전자화학협회 회보 17, 2000년, 페이지 532 ~ 545).
공정 b)는 홈이 스템 a)에서 생성된 곳에서 연속적인 공동이 형성되도록 제어되는 것이 바람직하며, 이때 공동(3)위의 층(4) 및 기판(1)의 나머지는 소정 간격으로 임의로 구성된 웨이브(3a)에 의해 결합되며, 웨이브는 공정 a)에서 홈간에 큰 간격이 유지된 장소에 형성된다.
공정 a)에서 홈이 특히 바람직한 소정의 장소에서 큰 간격없이 생성된 경우에는 공정 b)에서의 열처리는 층(4)의 표면이 닫히도록, 그러나 각개의 홈에서 형성된 각개의 공동이 서로 합병되지 않도록 제어된다. 도 3은 실리콘웨이퍼의 대응되게 처리된 표면을 통한 단면의 SEM영상을 내며, 각개의 홈에서 형성된 각개의 공동(3)의 층위에 있는 폐쇄층을 나타낸다.
물질에 따라 열처리는 3초에서 6시간동안 200 ~1500℃의 온도에서 실시되며, 시간 및 존속기간은 앞에서 개요를 설명한 방법으로 제어하기 위해 사용된다. 열처리는 바람직하게 환원가스와 가스혼합물 또는 불확성가스와 가스혼합물에서 반도체 표면에서의 산화물(천연산화물)층의 형성을 방지하는 모든 환경에서 실시한다.
수소, 또는 아르곤, 또는 수소 및 아르곤의 혼합물을 함유한 환경이 바람직하며, 열처리는 대기압 또는 감압하에서 실시한다. 공정조건은 반도체원자의 표면이동성이 최대로 가능하게 달성되도록 선정된다.
실리콘을 기판으로서 사용할 경우에는 공정 b)는 다음과 같은 설정을 실행한다 : 온도 700℃ ~ 1370℃, 바람직한 온도 900℃ ~ 1250℃, 특히 바람직한 온도 950℃ ~ 1150℃, 압력 1 ~ 100torr, 바람직한 압력 1 ~ 50torr, 특히 바람직한 압력 5 ~ 20torr, 지속시간 3초 ~ 6시간, 바람직한 지속시간 1분 ~ 30분. 열처리는 바람직하게 수소 또는 아르곤 또는 2개의 가스의 혼합물을 지닌 비산화분위기에서 실행된다.
공정 b)에서 처리조건은 기판에 있는 특히 공동(3)위의 필름 또는 층(4)에 있는 COPs(crystal originated pits(결정배향소공), 공극의 응집체)가 동시에 어닐링되도록 선정되는 것이 바람직하다. 실리콘의 경우, 그것은 특허문헌(EP 829559 A1 또는 US 5,935,320)에 기재된 것 같이 1000℃ 이상의 온도를 필요로 한다.
또한, 공정 b)에서 반도체원자의 표면이동성은 약한 저에너지 이온포격에 의해 증가되며, 그것은 보다 신속히 홀을 닫게 하며, 또는 저온 또는 단시간에 가능하게 한다.
열처리 이외에 에피택셜층이 열처리의 일부분으로 또는 열처리뒤를 이어 닫힌 표면에 침착되는 것이 가능하며, 그것은 예로써 공정시간을 단출시킬 수 있다.다만, 열처리후에 기판웨이퍼의 표면이 예로써 경우에 따라 임의로 뒤따른 부착에 대하여 충분히 평탄하지 않은 경우에는 에피택셜층의 침착은 유익하며, 그것은 부착작용에 불리하게 영향을 미친다. 0.5㎛ 이하의 두께를 가진 에피택셜층은 침착온도가 공동형성에 적합한 온도범위내에서 설정되는 경우에는 미소한 표면불균일성을 유효하게 보상하는 것이 알려져 있다(티 에아르다, 피 메르텐스, 엠 엠헨인스, 알 슈몰크씨 등, 일본잡지 응용물리 39(2000) L841 : 알 슈몰크, 엠 블리츠, 알 샤우어, 디 젬케, 에이치 엘크르그, 더블유 브이 아몬, 유 람베르트, 디 그레프씨 등, 전기화학협회 PV2000-17(2000) 3). 이와 같은 공정결합에서 생성되고, 목표두께를 초과한 반도체의 층은 총비용을 고려하여 다음 문장에서 기재한 것 같이 적절한 추후열처리를 통하여 재상 및 제어방법으로 크기를 감소시킬 수 있다.
제조되는 반도체 재료의 층 또는 필름(4)는 그의 작은 두께때문에 비교적 낮은 기계적 안정도를 가진다. 그러므로, 공동의 층을 기판의 바로 밑에 생성하는 기판의 표면이 도 2에서 같이 캐리어 재료(5)의 표면에 결합(부착)되는 것이 바람직하며, 캐리어 재료는 전기적 절연고체이며, 또는 최소한 표면에 전기적 절연층 (6)을 가지고 있다. 캐리어 재료는 실리콘카바이드, 실리콘-게르마늄, 갈륨비소화물, 석영, 플라스틱, 글라스 또는 세라믹으로 구성된 그룹에서 선정된 물질은 사용하는 것이 바람직하다. 실리콘은 캐리어 재료로서 특히 바람직하며, 실리콘의 경우에는 실리콘산화물의 전기적 절연층이 표면에 있는 것이 특히 바람직하다. 또한, 서로 결합된 기판의 표면과 캐리어 재료가 동일한 기하학적 크기를 갖는 것이 바람직하며, 캐리어 재료는 웨이퍼 형상으로 되는 것이 바람직하다.
캐리어 재료는 부품공정시 삽입된 금속불순물을 부착하고, 부품의 활성영역에서 이탈하는 결합된 내부게터(internal getter)를 거의 함유할 수 있다.
반도체 재료 및 캐리어 재료는 종래기술에서 공지된 방법을 사용하여 결합된다(큐와이 통씨와 유 게셀레씨 : "반도체 웨이퍼 처리방법", ISBN 0-471-57481-3).
최종공정 c)에 있어서, 층 또는 필름(4)은 특히 공동(3)의 층을 따라서 남은 기판(1)에서 분리되며, 그 분리장용은 그 공동때문에 다른 공정에 비하여 매우 부드러우며, 그 분리작용은 열적으로 되는 것이 바람직하고, 그 경우 공동은 하나로 합쳐져서 분리작용이 특히 부드럽게 이루어진다.
특히, 열분리작용의 경우에는 트렌치에서 형성된 각개의 작은 공동은 그 작용에서 기판웨이퍼의 기계적 안정도를 확보하기 위해 부착시 완전히 합병되면 안된다.
각개의 작은 공동은 부착공정후 또는 부착공정시 실시되는 열처리에서 최소 1개의 큰 공동을 형성하기 위해서만 융합된다. 분리목적의 그 제2의 열공정은 기판이 실리콘으로 구성된 경우, 3초 ~ 4시간의 지속시간, 바람직하게는 1분 ~ 30분간의 지속시간 동안 800 ~ 1370℃의 온도범위, 바람직하게는 900 ~ 1200℃의 온도범위의 열처리를 동반하며, 예를들면 소위 수직노 또는 RTA장치(신속열 어닐링용 램프노)가 사용된다.
열처리는 대기압에서 또는 소정의 가스분위기에서 감압하에 바람직하게는 환원성 또는 불활성가스분위기에서, 특히 바람직하게는 수소 또는 아로곤 또는 수소와 아르곤의 혼합물을 함유한 분위기에서 일어난다. 박층의 지속적 균일성 및 평탄성을 달성하기 위해 열처리의 기간을 길게 하는 것이 적합하다.
그러나, 융합공동을 따라서 분리작용을 시키는데 사용하는 또다른 공지된 방법이 있다. 기계적 방법으로 유체의 분사에 의한 분리(사카구치씨 등, 반도체 기술 43 (6) (2000), 페이지 (88-92), 전단력(shear forces)의 사용(커런트씨외, "초박접합 또는 초박 SOI", 반도체 기술, 2000년, 9월) 및 음향분리방법(초음파 또는 메가사운드를 사용한)을 말할 수 있다. 적절한 가스 또는 유체(즉, 불화수소산 또는 질산과 불화수소산의 혼합물)를 사용하여 에칭에 의해 공동간에 잔류된 웹(web)의 제거를 통한 화학적 클리빙(Chemical Cleaving)이 가능하며, 또한 여러 분리방법의 조합이 가능하다.
층 또는 필름의 소정의 목표두께를 달성하기 위하여 에피택시 리액터에서 반도체 재료의 표면에 에피택셜층을 적용하는 공정 c)의 조합이 바람직하다.
본 발명에 의한 방법은 SOI구조물의 제조를 위해 특히 유리하며, 예로써 도가니견인단결정(CZ웨이퍼)에서 제조된 기판으로서 실리콘웨이퍼를 사용하는 것이 가능하다. 또한, 종래 방법에 의해 실리콘웨이퍼를 함유한 COPs는 그로부터 제조된 SOI웨이퍼의 실리콘박막에 나타나며, 그것은 부품제조에 문제가 된다. 그와 같은 이유로 종래방법에서 사용되는 기판웨이퍼는 플로팅존방법(FZ 웨이퍼)에 따라 도가니의 사용없이 견인된 단결정에서 제조된 실리콘웨이퍼이다. 그렇지 않은 경우에는 실리콘박층의 COPs는 SOI웨이퍼의 제조후에 바람직하게는 수소분위기에서 열처리에 의해 어닐링된다.
대조적으로 본 발명에 의한 방법에서는 공정 b)에서 표면의 열폐쇄작용시COPs를 동시에 어닐링함으로 CZ웨이퍼를 기판웨이퍼로서 문제없이 사용하는 것이 가능하며, 그것이 특히 바람직한 것이다.
본 발명에 의한 방법의 또다른 이점은 공정 b)에서 제조된 홈의 적절한 배열 및 형상을 통하여 50 nm 이하의 두께를 가진 초박실리콘층을 가진 SOI웨이퍼의 제조가 가능한 것이다. 각개의 홈의 깊이/폭 비율을 유지하면서 원칙적으로 제조되는 실리콘웨이퍼는 홈간의 단면 및 거리가 작게 되면 될수록 얇게 평탄하게 제조되는 것이 가능하다.
제조되는 실리콘의 홈과 두께의 기하학적 파라미터간의 관계는 실험에 의해 기하학적 파라미터를 변경함으로 결정된다. 50 nm 이하의 두께영역을 필요로 하는 주기적 구조형성은 예로써 나노임프린트(nano imprint)방법, 전자빔석판인쇄, X레이석판인쇄 또는 극대UV석판인쇄에 의해 달성된다. 앞으로는 사진석판술 분야에서 이루어지는 진보때문에 주기적 구조형성은 50 nm 이하의 범위에서도 고도의 정확성으로 실행될 수 있다. 그러므로 이와 같은 형의 박막두께의 변화는 5% 이하로 감소된다.
지금도 상기의 방법으로10%의 기하학적 공차, 바람직하게는5%, 특히 바람직하게는1%의 기하학적 공차를 가진 기하학적 구조를 달성할 수 있다. 기하학적 구조가 단단하면 할수록 층의 두께균일성은 좋게 된다.
일반적으로, 층두께의 공차는 각개의 기하학적 구조의 공차보다 작으며, 그러므로 5% 이하의 층의 두께균일성을 달성할 수가 있다.
실리콘박층의 광범위한 무결함 및 고품질의 표면을 통하여 복잡한 후처리공정을 감소 또는 완전히 제거할 수가 있으며, 그에 따라 SOI웨이퍼의 생산비용은 감소시킬 수가 있다.
SOI웨이퍼의 제조후 필요한 경우에 실리콘층(4)의 두께를 조정, 즉 증가 또는 축소시킬 수 있으며, 예로써 층두께를 증가시키기 위해 실리콘의 에피택셜층을 용착시킨다. 층두께의 감소는 공지의 연마방법으로 가능하며, 그러나 기상(vopor-phase)에칭, 또는 실리콘산화물층의 이어지는 감소제거를 통한 표면산화에 의한 것이 바람직하다. 20 nm 이하의 층두께를 5% 이하의 층두께의 균일성으로 얻을 수 있으므로 층두께의 균일성이 유지된다.
그후에 필요할 경우 표면의 거칠기를 감소시킬 수 있으며, 그것은 연마공정이든가 또는 열처리로 이루어진다.
그것은 배치로(batch furnace) 또는 램프로(lamp furnace)(고속열 어닐링장치, rapid thermal annealer, RTA)에서 10초 ~ 60분간 1000 ~ 1250℃의 온도영역에서 대기압 또는 감압하에 바람직하게 수소 또는 아르곤 또는 수소와 아르곤의 혼합물을 함유한 환원 또는 불활성분위기에서 일어난다.
배치로는 작업당 50 ~ 250 실리콘웨이퍼용 보트를 가진 수직로 또는 수평로이며, RTA는 카세트간 동장에서 작업당 매번 1개의 웨이퍼를 어닐링하는 램프로이다.
SOI웨이퍼의 특히 유리한 특성은 본 발명에 의한 방법의 다음의 실시예에 의해 달성된다 :
FZ웨이퍼를 기판웨이퍼로 사용할 때에는 공극이 없을 뿐아니라 BMD(bulkmicro defects)가 없는 실리콘의 박층을 구비한 SOI웨이퍼를 얻을 수 있다. BMDs는 산소침전물이며, 한편 공극은 결정공동의 집성체이다.
사용되는 기판웨이퍼가 크게 질소도핑된 CZ웨이퍼일 경우에는 통상적 CZ웨이퍼에 비하여 전위의 미끄럼(slipping) 및 전위형성에 큰 저항을 성취할 수가 있으며, 크게 질소도핑된 CZ웨이퍼는 1ㆍ1014~ 5ㆍ1015/㎤의 질소함량을 가진 CZ웨이퍼이다. 어떤 질소도 가지지 않은 CZ웨이퍼이며, 크게 질소도핑된 웨이퍼는 열적으로 유도된 미끄럼 및 전위에 증가된 저항을 가지며, 또는 높은 BMD밀도를 가진다(그레프씨외, ECS 2000-17, 페이지 319 ~ 330 ; 아몬씨외, ECS PV 94 ~ 10, 페이지 136 ; 수에오카씨외, ECS PV 2000-17, 페이지 164-179).
또다른 가능성은 단결정실리콘에서, 즉 다결정실리콘, 글라스 또는 세라믹에서 여러다른 캐리어 재료를 사용하는 것이다.
또한, 본 발명에 의한 방법은 다수의 층 또는 필름으로 이루어진 구조물의 제조에 특히 유리하게 사용되며, 이목을 위해 공정이 연속해서 최소 2회 실시된다.
1회 실시후, 그위에 설정된 반도체 재료의 제1층을 가진 캐리어 재료는 캐리어 재료로서 다시한번 사용됨으로 1개층 또는 여러다른층이 제1의 층에 사용된다.
본 발명은 반도체 재료의 필름 또는 층에 관한 것이며, 그 박층의 결함밀도는 HF결함의 경우 0.1/㎠ 이하이며, Secco에칭결함의 경우 10/㎠ 이하이다.
또한, 본 발명은 실리콘의 캐리어웨이퍼 및 박층으로 이루어진 SOI웨이퍼에 관한 것이며, 실리콘의 층은 분리후 0.2 nm rms 이하의 표면거칠기 및 HF결함의 경우 0.01/㎠ 이하의 결함밀도와 Secco에칭결함의 경우 10/㎠ 이하의 결함밀도를 구비한 것을 특징으로 한다.
또, 본 발명은 실리콘의 캐리어웨이퍼 및 박층에 관한 것이며, 실리콘의 박층은 20 nm 또는 그 이하의 두께 및 5% 또는 그 이하의 두께변이를 구비한 것을 특징으로 한다.
또한, 본 발명은 다음 공정으로 이루어진 반도체 재료의 필름 또는 층을 생산하는 방법에 관한 것이다.
a) 반도체의 표면에 주기적으로 재발하는 소정의 형상으로 이루어진 구조의 생성공정.
b) 주기적으로 재발하는 공동으로 이루어진 층이 반도체의 표면에서 폐쇄층 하부에서 형성될 때까지 표면구성재료의 열처리공정.
c) 공동의 층을 따라 반도체 재료의 잔유물에서 표면의 밀폐층을 분리하는 공정.
본 발명의 방법에 있어서 이온주입공정 또는 최고온도처리공정 같은 결정을 크게 손상시키는 공정 및 분리공정시 거친손상은 피하게 되며, 그 결과로 박층의 결함에 관하여 새롭고, 개량된 생성물 특성이 나타난다.
특히, 박층에서는 방사유도결함, 즉 이온주입시 사용된 입자방사로 발생한 결합은 없다. 본 발명에 의한 방법에서는 수소 또는 산소이온 등의 주입이온을 함유한 어떤 층도 필요로 하지 않는다.
공백층에서의 분리공정은 응력없이 이루어지며, 온전한 분리공정에서는 반도체의 층에서 결정손상이 거의 발생하지 않는다. 그 결과로, 반도체의 박층의 결함에 관하여 새롭고 개량된 특성이 나타난다. 종래 기술에 비하여 분리공정후 즉시 평탄한 표면은 0.2 nm rms의 낮은 조도치를 가지며, 또 HF결함에 대하여 0.1/㎠ 이하의 크게 감소된 결함밀도 및 Secco에칭결함에 대하여는 10/㎠ 이하의 결함밀도를 가진다.
실리콘웨이퍼(1)(도 2)의 평탄한 표면은 본 발명에 의한 방법의 주기적 재생홈(공정 a)의 트렌치(2))를 구비하였으며, 트렌치는 약 0.5㎛의 에지거리를 가진정방향 단면을 구비하고, 트렌치간 거리는 약 0.9㎛였다. 트렌치는 정사각형 패턴으로 배치되었으며, 그리고 트렌치는 트렌치 깊이 3㎛가 되도록 종래기술에 따라 이온빔에칭에 의해 제조된다.
그 다음에 실리콘웨이퍼(1)의 구조표면은 압력 10torr, 수소흐름속도 10sccm 및 온도 1100℃하에 순수수소분위기에서 10분간 지속되는 열처리에 의해 밀폐되었다. 그 공정에서 트렌치(2)에서 형성된 공동(3)은 웨이퍼의 밀폐면에 평행으로 약 0.25㎛만큼 넓혀졌다. 도 3은 형성된 공동(3) 및 그위에 밀폐되고, 홈없는 평탄한 층(42)의 SEM영상을 나타낸다. 그 밀폐된 표면은 그의 평탄성 때문에 도 2에 따라 캐리어웨이퍼(부착)에 결합하기에 특히 적합하다.
그 다음에, 공정 b)에서 제조된 실리콘웨이퍼는 또다른 공정 bc)에서 시판되고 있는 접착기(오스트리아, 쉐르딩, EVG)제)를 사용하여 마찬가지로 실리콘으로 이루어지고, 실리콘 산화물의 층(6)을 구비한 캐리어웨이퍼(5)에 실리콘웨이퍼의 표면(46)에 의해 결합되었다.
공정 c)에서 실리콘 산화물층(6)을 통하여 결합된 실리콘웨이퍼는 또다른 열처리를 받았으며, 그 열처리에 대하여 공정 b)에서 표면을 밀폐하는데 사용된 조건과 동일한 조건이 선택되었다. 그 열처리를 통하여 도 3의 공동(3)이 융합됨으로서 연속공동(7)(도 4)이 형성되었으며, 도 3에서 공동(3)을 아직 덮고 있던 실리콘층(4)이 분리되었다. 도 4는 기판실리콘웨이퍼(1)의 새로성형된 표면(1a)를 나타내며, 그위에 실리콘웨이퍼(1)에서 생성된 실리콘의 박층(4)을 완전히 분리한 연속공동(7)이 존재하였다. 실리콘의 박막(4)은 다만 캐리어실리콘웨이퍼(5)의 산화물층(4)(도에서 5, 6)에 결합되고, 층(4)의 두께는 약 1㎛였으며, 그층은 기판(1)의 잔여부분에 느슨하게 설정되었다.
기판의 잔여부분의 표면(1a)에 비하여 분리된 실리콘의 박층(4)의 표면(4a)은 매우 평탄하였으며, 도 4의 초점은 전자부품의 제조를 위해 공급된 표면(4a)위에 있다.
본 발명에 의한 SOI(절연체기판 실리콘)웨이퍼는 종래의 실리콘웨이퍼에 비하여 빠른 스위칭속도, 적은 전력소모 및 낮은 동작전압을 가지므로 반도체산업에 보다 큰 이점이 있다.

Claims (33)

  1. a) 반도체 재료의 표면에 소정의 가하학적 형상의 주기적 재발홈으로 이루어진 구조물을 제조하는 공정과,
    b) 주기적 재발홈으로 이루어진 홈이 구조물 표면의 밀폐층밑에 형성될 때까지 표면구조물을 열처리하는 공정과,
    c) 공동의 층을 따라서 반도체 재료의 잔여부분에서 표면의 밀폐층을 분리하는 공정으로 이루어진 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  2. 제1항에 있어서,
    반도체 재료는 실리콘, 실리콘-게르마늄, 갈륨비소화물, 실리콘탄화물 및 인듐인화물로 구성된 그룹에서 선정되는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  3. 제2항에 있어서,
    반도체 재료는 실리콘인 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  4. 제2항 또는 3항에 있어서,
    반도체 재료는 단결정인 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  5. 제1항에 있어서,
    홈은 구멍 또는 트렌치(trench)인 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  6. 제5항에 있어서, 홈은 단면으로 원형 또는 정방향인 구멍이며, 모든 구멍은 동일한 기하학적 형상을 가지며, 일정한 구멍간 거리를 가진 규칙적 패턴으로 배열된 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  7. 제6항에 있어서,
    홈의 기하학적 크기는 제조되는 필름 또는 층의 소정두께에 따라 선정되는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  8. 제7항에 있어서,
    홈의 기하학적 크기 및 홈간의 거리는 공정 b)에서 열처리시, 밀폐표면이 홈에서 형성한 각개의 공동층위에 형성하여 각개의 공동을 융합함없이 큰 공동을 형성할 수 있도록 선정되는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  9. 제8항에 있어서,
    공정 b)에서의 열처리는 반도체 재료에 산화물층의 형성을 저지하는 분위기에서 시행됨을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  10. 제9항에 있어서,
    분위기는 수소 및/또는 아르곤을 함유한 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  11. 제9항에 있어서,
    공정 b)에서의 열처리는 대기압 또는 감압하에 일어나는 것을 특징으로 하는반도체 재료의 필름 또는 층의 제조방법.
  12. 청구항 11에 있어서,
    공정 b)에서의 열처리는 3초 ~ 6시간 동시에 온도 200℃ ~ 1500℃에서 일어남을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  13. 제12항에 있어서,
    공정 b)에서의 열처리조건은 반도체 재료에 존재하는 COPs가 동시에 어닐링 되도록 선정되는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  14. 제13항에 있어서,
    공정 b)에서의 열처리는 표면의 저에너지 이온포격과 결합됨을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  15. 제14항에 있어서,
    공정 a) 및 b)에 의해 제조되는 공동층의 상부에 있는 표면은 층이 공정 c)에 의해 반도체 재료의 잔류부분에서 분리되기 전에 캐리어 재료의 표면에 결합됨을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  16. 제15항에 있어서,
    본 방법은 상부에 놓인 반도체 재료의 층을 가진 캐리어 재료를 캐리어 재료로서 다시한번 사용할 수 있도록 최소 2회 연속하여 실시됨으로서 1개층 또는 다수의 다음층이 제1층으로서 사용됨을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  17. 제16항에 있어서,
    캐리어 재료는 실리콘, 실리콘-게르마늄, 실리콘탄화물, 갈륨비소화물, 석영, 플라스틱, 글라스 및 세라믹으로 구성된 그룹에서 선정됨을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  18. 제17항에 있어서,
    캐리어의 재료는 실리콘인 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  19. 제18항에 있어서,
    캐리어 재료는 표면에 전기적 절연층을 가지고 있는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  20. 제1항에 있어서,
    공정 c)에서의 분리는 기계적, 화학적 또는 열처리 또는 그의 조합에 의해 실시됨을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  21. 제20항에 있어서,
    공정 c)에서의 열처리는 공정 b)에서 제조된 공동을 융합되게 동시에 분리되게 하는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  22. 제21항에 있어서,
    공정 c)에서의 열처리는 3초 ~ 4시간 동안 대기압 또는 감압하에 온도 800 ~ 1370℃에 일어나는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  23. 제20항에 있어서,
    기계적 처리는 전달력의 적용, 유체분사를 사용한 처리 및 초음파 또는 메가사운드를 사용한 음향처리로 이루어진 그룹에서 선정되는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  24. 제1항에 있어서,
    반도체 재료의 두께는 연마, 가스상 또는 유체에칭 및 표면의 산화와 뒤따른 감소로 이루어진 그룹에서 선정된 방법에 의한 층의 제조후에 감소되는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  25. 제24항에 있어서,
    반도체 재료층의 표면은 층이 제조된 후 연마 또는 열처리에 의해 평활처리되는 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  26. 제25항에 있어서,
    표면평활화의 열처리는 수소 및/또는 아르곤을 함유한 분위기에서 실시됨을특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  27. 제1항에 있어서,
    반도체 재료는 웨이퍼의 형태로 되어 있는 것을 특징으로 하는 반도체 재료의 필름 또는 층제조.
  28. 제15항에 있어서,
    캐리어 재료는 웨이퍼의 형태로 되어 있는 것을 특징으로 하는 반도체 재료의 필름 또는 층의제조방법.
  29. 제28항에 있어서,
    서로 결합된 기판표면 및 캐리어는 동일한 기하학적 크기를 가진 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  30. 반도체 재료의 필름 또는 층에 있어서,
    박층의 결함밀도는 HF결함의 경우에 0.1/㎠ 이하이고, Secco에칭결함의 경우10/㎠ 이하인 것을 특징으로 하는 반도체 재료의 필름 또는 층의 제조방법.
  31. 캐리어웨이퍼 및 실리콘의 박층으로 이루어진 SOI웨이퍼에 있어서, 실리콘층은 분리후 0.2 nm rms 이하의 표면거칠기를 구비하며, 또 HF결함의 경우 0.1/㎠ 이하의 결함밀도와 Secco에칭결함의 경우 10/㎠ 이하의 결함밀도를 구비하는 것을 특징으로 하는 SOI웨이퍼.
  32. 제31항에 있어서,
    실리콘의 박층은 20 nm 이하의 두께와 5% 이하의 두께변이를 가지는 것을 특징으로 하는 SOI웨이퍼.
  33. 제32항에 있어서,
    실리콘의 박층은 방사유도 결함이 없으며, 박층의 HF결함의 밀도는 0.1/㎠ 이하인 것을 특징으로하는 SOI웨이퍼.
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