KR100775963B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100775963B1
KR100775963B1 KR1020060065281A KR20060065281A KR100775963B1 KR 100775963 B1 KR100775963 B1 KR 100775963B1 KR 1020060065281 A KR1020060065281 A KR 1020060065281A KR 20060065281 A KR20060065281 A KR 20060065281A KR 100775963 B1 KR100775963 B1 KR 100775963B1
Authority
KR
South Korea
Prior art keywords
single crystal
thin film
laser beam
active region
opening
Prior art date
Application number
KR1020060065281A
Other languages
English (en)
Inventor
차용원
이종욱
손용훈
강성관
강필규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060065281A priority Critical patent/KR100775963B1/ko
Priority to US11/701,694 priority patent/US7470603B2/en
Application granted granted Critical
Publication of KR100775963B1 publication Critical patent/KR100775963B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 장치와 그 제조 방법이 개시된다. 상기 반도체 장치는 단결정 기판을 포함하고, 그 상부에 형성되는 절연물을 포함하는 필드 영역과, 상기 필드 영역과 이웃하면서 레이저 빔의 조사에 의해 그 결정 구조를 비-단결정으로부터 단결정으로 변환시켜 수득하는 액티브 영역을 포함한다. 그리고, 상기 제조 방법은 단결정 기판 상에 상기 단결정 기판을 노출시키는 개구부를 갖는 절연막 패턴을 형성한 후, 상기 개구부 내에 비-단결정 박막을 충분하게 매립시킨다. 이어서, 상기 비-단결정 박막이 충분하게 매립된 결과물에 제1 레이저 빔을 조사하여 상기 비-단결정 박막의 결정 구조를 단결정으로 변환시킨다.

Description

반도체 장치 및 그 제조 방법{semiconductor device and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2h는 도 1의 반도체 장치를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 3은 도 2h에서의 레이저 빔의 조사에 따른 수소 이온 함유량의 변화 여부를 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 단결정 기판 12 : 액티브 영역
14 : 필드 영역 14a : 절연막 패턴
15 : 개구부 16 : 스페이서
18 : 식각 정지막 30 : 비-단결정 박막
30a : 비-단결정 구조물 41, 43 : 레이저 빔
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로써, 보다 상세하게는 액티브 영역과 필드 영역이 단결정 실리콘 기판 등과 같은 단결정 기판 상에 형성되는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치는 고집적화를 요구하고 있기 때문에 그 디자인-룰(design-rule)이 점차 감소하고 있는 추세에 있다. 이에, 필드 영역인 트렌치 소자 분리막의 경우에도 개구부의 선폭(critical dimension : CD)이 감소하고 있는 추세에 있다.
이와 같이, 상기 개구부의 선폭이 감소할 경우에는 상기 개구부 내에 트렌치 소자 분리막으로 형성하기 위한 절연물이 충분하게 필링(filling)되지 않고, 보이드(void)가 발생하는 상황이 빈번하게 발생한다. 이를 해결하기 위한 일환으로, 보다 최근에는 유에스지(USG), 에스오지(SOG) 등과 같은 갭-필(gap-fill) 특성이 우수한 절연물을 사용하거나 또는 고밀도 플라즈마 산화막을 다층으로 형성하는 방법 등을 상기 트렌치 소자 분리막의 형성에 적용하고 있다.
그러나, 상기 트렌치 소자 분리막의 형성에서 고밀도 플라즈마 산화막을 다층으로 형성하는 방법의 경우에는 구조의 복잡성으로 인하여 별도의 공정이 추가되는 문제점이 발생하고, 상기 유에스지, 에스오지 등을 사용할 경우에는 고온에서 공정을 수행하는 문제점이 발생한다. 특히, 고온에서 공정을 수행할 경우에는 수소 효과 등으로 인하여 반도체 장치의 전기적 특성에 지장을 끼칠 수 있기 때문에 그 적용이 용이하지 않다.
본 발명의 일 목적은 폭의 조절이 가능한 액티브 영역과 필드 영역을 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 언급한 반도체 장치를 용이하게 제조하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치는 단결정 기판을 포함하고, 그 상부에 형성되는 절연물을 포함하는 필드 영역과, 상기 필드 영역과 이웃하면서 레이저 빔의 조사에 의해 그 결정 구조를 비-단결정으로부터 단결정으로 변환시켜 수득하는 액티브 영역을 포함한다.
특히, 상기 반도체 장치는 상기 필드 영역과 액티브 영역이 면접하는 사이에 형성되는 스페이서를 더 포함한다. 여기서, 상기 스페이서는 상기 필드 영역의 절연물과는 서로 다른 식각비를 갖는 절연물을 포함하는 것이 바람직하다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법은 단결정 기판 상에 상기 단결정 기판을 노출시키는 개구부를 갖는 절연막 패턴을 형성한 후, 상기 개구부 내에 비-단결정 박막을 충분하게 매립시킨다. 그리고, 상기 비-단결정 박막이 충분하게 매립된 결과물에 제1 레이저 빔을 조사한다. 그러면, 상기 비-단결정 박막의 상변화를 통하여 상기 비-단결정 박막의 결정 구조를 단결정으로 변환된다.
이에 따라, 본 발명에서는 상기 단결정으로 변환시킨 구조물은 액티브 영역으로 확보하고, 상기 절연막 패턴은 필드 영역으로 확보한다.
특히, 상기 제1 레이저 빔은 상기 비-단결정 박막을 녹일 수 있는 온도로 조사하는데, 약 10 내지 1,000 나노초(ns) 동안 조사하는 것이 바람직하다.
그리고, 상기 반도체 장치의 제조에서는 상기 개구부의 양측벽에 스페이서를 더 형성할 수 있다. 여기서, 상기 스페이서는 상기 절연막 패턴과는 서로 다른 식각비를 갖는 절연물을 포함하는 것이 바람직하다.
아울러, 본 발명에서는 상기 액티브 영역과 필드 영역을 갖는 결과물에 제2 레이저 빔을 조사하기도 한다. 이와 같이, 상기 제2 레이저 빔을 조사할 경우에는 상기 액티브 영역과 필드 영역 내에 잔존하는 수소 이온이 충분하게 제거된다. 이때, 상기 제2 레이저 빔은 상기 액티브 영역의 단결정으로 변환시킨 구조물을 녹일 수 있는 온도 미만으로 조사하는 것이 바람직하다.
이와 같이, 본 발명에서는 필드 영역을 먼저 형성한 후, 액티브 영역을 형성하기 때문에 상기 액티브 영역과 필드 영역 각각의 폭의 조절이 가능하다. 그러므로, 협소한 크기의 폭을 갖는 필드 영역을 용이하게 형성할 수 있다. 아울러, 고온이 아닌 저온에서 공정을 수행할 수 있기 때문에 반도체 장치에 가해지는 손상을 충분하게 줄일 수 있다. 또한, 액티브 영역과 필드 영역에 잔존하는 수소 이온을 충분하게 제거할 수 있기 때문에 반도체 장치의 전기적 특성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 아울러, 도면들에 있어서, 구성 요소들의 두께 등과 같은 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것아다. 또한, 구성 요소들이 "제1" 및/또는 "제2" 등으로 언급되는 경우에는 그 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우 뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재되는 것으로 이해할 수 있다. 그러나, 제1 구성 요소가 제2 구성 요소의 "상에 직접" 형성되는 것으로 언급되는 경우에는 제1 구성 요소와 제2 구성 요소의 사이에 어떠한 구성 요소도 개재되지 않는 것으로 이해할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 반도체 장치(100)는 단결정 기판(10)과 상기 단결정 기판(10) 상에 형성되는 액티브 영역의 구조물(12)(이하, '액티브 영역'이라 한다)과 필드 영역의 구조물(14)(이하, '필드 영역'이라 한다)을 포함한다.
구체적으로, 상기 단결정 기판(10)은 반도체 기판으로써, 단결정 실리콘 기판을 포함한다. 그리고, 상기 필드 영역(14)은 실리콘 산화물 등과 같은 절연물을 포함한다. 여기서, 상기 필드 영역(14)의 두께는 일반적인 트렌치 소자 분리막의 두께와 유사하다. 또한, 상기 액티브 영역(12)은 단결정 기판과 동일한 결정 구조를 갖는다. 그러므로, 상기 액티브 영역(12)은 단결정 박막을 포함한다. 특히, 상기 액티브 영역(12)인 단결정 박막은 비-단결정 박막에 레이저 빔을 조사하여 그 결정 구조를 변환시켜 수득한다. 여기서, 상기 비-단결정 박막의 예로서는 비정질 박막, 다결정 박막을 들 수 있다. 아울러, 상기 단결정 기판(10)이 언급한 단결정 실리콘 기판을 포함할 경우에는 상기 액티브 영역(12)은 단결정 실리콘 박막을 포함하고, 상기 비-단결정 박막은 비정질 실리콘 박막, 다결정 실리콘 박막을 포함한다.
또한, 상기 반도체 장치(100)는 액티브 영역(12)과 필드 영역(14)이 면접하는 사이에 형성되는 스페이서(16)를 포함한다. 이와 같이, 상기 스페이서(16)를 형성함으로써 상기 필드 영역(14)의 측벽이 산화되는 것을 저지하고, 상기 액티브 영역(12)과 필드 영역(14)의 계면에서 누설 전류가 발생하는 것을 저지할 수 있다. 아울러, 상기 스페이서(16)는 필드 영역(14)의 절연물과 서로 다른 식각비를 갖는 절연물을 포함한다. 이는, 상기 필드 영역(14)의 절연물과 서로 다른 식각비를 이용한 공정을 수행하여 상기 스페이서(16)를 형성하기 때문이다. 그러므로, 상기 필드 영역(14)의 절연물이 언급한 실리콘 산화물을 포함하기 때문에 상기 스페이서(16)는 실리콘 질화물을 포함한다.
그리고, 상기 반도체 장치(100)는 상기 단결정 기판(10) 상에 형성되는 식각 정지막(18)을 더 포함한다. 상기 식각 정지막(18)은 상기 필드 영역(14)을 형성할 때 수행하는 식각 공정에서 상기 단결정 기판(10)이 직접적으로 노출되는 것을 방지하기 위하여 형성한다. 그러므로, 상기 식각 정지막(18)의 경우에도 상기 필드 영역(14)의 절연물과 서로 다른 식각비를 갖는 절연물을 포함한다. 상기 식각 정지막(18)에 적용하는 절연물의 예로서는 실리콘 질화물을 들 수 있다.
이하, 언급한 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 2a 내지 도 2h는 도 1의 반도체 장치를 제조하는 방법을 나타내는 개략적인 단면도들이다. 그리고, 도 2a 내지 도 2h의 참조 부호들 중에서 언급한 도 1에서의 참조 부호들과 동일한 경우에는 서로 동일한 구성 요소를 나타낸다.
도 2a를 참조하면, 단결정 기판(10)으로써 단결정 실리콘 기판과 같은 반도체 기판을 마련한다. 그리고, 상기 단결정 기판(10) 상에 식각 정지막(18)을 형성한다. 상기 식각 정지막(18)은 주로 실리콘 질화물을 포함한다. 이어서, 상기 식각 정지막(18) 상에 필드 영역(14)으로 형성하기 위한 박막(20)을 형성한다. 여기서, 상기 필드 영역(14)으로 형성하기 위한 박막(20)은 절연막으로써 실리콘 산화물을 포함한다. 특히, 상기 실리콘 산화물의 경우에는 고밀도 플라즈마 산화물, 에스오지, 유에스지 등을 포함한다. 아울러, 상기 필드 영역(14)으로 형성하기 위한 박막(20)은 일반적인 반도체 장치에 적용되는 트렌치 소자 분리막의 두께를 갖는 것이 적절하다.
도 2b를 참조하면, 상기 필드 영역(14)으로 형성하기 위한 박막(20) 상에 비정질 카본 박막(21), 실리콘 산질화막(23), 포토레지스트 패턴(25)을 순차적으로 형성한다. 상기 포토레지스트 패턴(25)은 액티브 영역(12)이 형성될 부분을 오픈시킨다. 그리고, 도시하지는 않았지만, 상기 포토레지스트 패턴(25)을 식각 마스크로 사용한 식각을 수행하여 상기 실리콘 산질화막(23)과 비정질 카본 박막(21)을 하드 마스크 패턴으로 형성한다. 아울러, 본 발명에서는 상기 실리콘 산질화막(23) 대신에 실리콘 질화막을 사용할 수도 있다.
도 2c를 참조하면, 상기 하드 마스크 패턴을 식각 마스크로 사용한 식각을 수행하여 상기 필드 영역(14)으로 형성하기 위한 박막(20)을 식각한다. 이때, 상기 식각은 상기 필드 영역(14)으로 형성하기 위한 박막(20)과 식각 정지막(18)의 식각비를 이용한다. 그러므로, 상기 식각은 상기 식각 정지막(18)의 표면이 노출될 때까지 수행된다. 이와 같이, 상기 식각을 수행함에 따라 상기 단결정 기판(10) 상에는 필드 영역(14)으로 형성될 부분으로써 절연막 패턴(14a)이 형성되고, 액티브 영역(12)이 정의될 부분으로써 개구부(15)가 형성된다. 즉, 상기 단결정 기판(10) 상에는 개구부(15)를 갖는 절연막 패턴(14a)이 형성되는 것이다.
도 2d를 참조하면, 상기 개구부(15)에 의해 노출된 식각 정지막(18)을 제거하여 단결정 기판(10)을 노출시킨다.
이어서, 상기 개구부(15)의 양측벽에 스페이서(16)를 형성한다. 상기 스페이서(16)는 언급한 바와 같이 실리콘 질화물을 포함한다. 여기서, 상기 스페이서(16)는 주로 전면 식각에 의해 수득한다. 즉, 상기 절연막 패턴(14a)의 상부 표면과 개구부(15)의 양측벽 및 저면 상에 실리콘 질화물의 박막을 실질적으로 균일한 두께로 형성한 후, 전면 식각을 수행하여 상기 절연막 패턴(14a)의 상부 표면과 개구 부(15)의 저면에 형성된 박막은 제거하고, 상기 개구부(15)의 양측벽에 형성된 박막을 남김으로써 상기 스페이서(16)를 수득하는 것이다. 여기서, 상기 스페이서(16)는 경우에 따라서 생략할 수도 있다.
또한, 상기 단결정 기판(10)을 노출시킨 후, 상기 액티브 영역(12)이 형성될 부분을 확장시키는 공정을 추가적으로 더 수행할 수 있다. 상기 액티브 영역(12)이 형성될 부분의 확장 공정은 상기 개구부(15)를 확장시키는 것으로써 상기 절연막 패턴(14a)의 양측벽을 수직하게 제거하면 된다. 그러나, 상기 액티브 영역(12)이 형성될 부분의 확장 공정은 디자인-룰에 따라 생략할 수도 있다.
도 2e 및 도 2f를 참조하면, 상기 개구부(15) 내에 비-단결정 박막(30)을 충분하게 매립시킨다.
구체적으로, 상기 개구부(15)를 갖는 절연막 패턴(14a) 상에 비-단결정 구조물(30a)을 형성한다. 이때, 상기 비-단결정 구조물(30a)은 상기 개구부 내에 충분하게 매립될 뿐만 아니라 상기 절연막 패턴 상에도 적당한 두께를 갖도록 형성된다. 여기서, 상기 비-단결정 구조물(30a)은 비-단결정 실리콘 또는 다결정 실리콘을 포함한다. 그러므로, 상기 비-단결정 구조물(30a)은 실리콘 소스 가스로서 SiH4, Si2H6을 사용하는 화학기상증착 공정을 수행하여 형성할 수 있다. 그리고, 상기 비-단결정 구조물(30a)을 언급한 바와 같이 형성한 후, 상기 절연막 패턴(14a)의 표면이 노출될 때까지 상기 비-단결정 구조물(30a)을 제거한다. 상기 비-단결정 구조물(30a)의 제거는 주로 화학기계적 연마를 수행하고, 경우에 따라 전면 식각을 수 행하기도 한다.
언급한 바와 같이, 상기 비-단결정 구조물(30a)을 형성한 후, 이를 제거하는 공정을 수행함으로써 상기 개구부(15) 내에는 비-단결정 박막(30)이 충분하게 매립된 구조물을 수득할 수 있다. 여기서, 상기 개구부(15) 내에 충분하게 매립되는 비-단결정 박막(30)은 상기 비-단결정 구조물(30a)로부터 수득하기 때문에 비정질 실리콘 박막 또는 다결정 실리콘 박막을 포함한다.
또한, 본 발명에서는 상기 비-단결정 박막(30)에 불순물을 도핑시킬 수 있다. 상기 불순물의 예로서는 보론(B), 인(P), 아르제닉(As) 등을 들 수 있다.
구체적으로, 상기 불순물은 상기 비-단결정 구조물(30a)을 형성할 때 인-시튜(in-situ)로 도핑시키거나 상기 비-단결정 구조물(30a)을 형성한 이후에 상기 비-단결정 구조물(30a)에 이온 주입을 수행하여 도핑시킬 수 있다. 이외에도, 상기 비-단결정 구조물(30a)로부터 비-단결정 박막(30)을 수득한 이후에 상기 비-단결정 박막(30)에 이온 주입을 수행하여 도핑시킬 수도 있다.
이어서, 본 발명에서는 상기 개구부(15) 내에 충분하게 매립되는 비-단결정 박막(30)을 갖는 결과물에 레이저 빔(41)을 조사한다. 상기 레이저 빔(41)의 조사에서는 국부적인 영역을 대상으로 할 경우에는 주로 엔디:야그(Nd:YAG) 레이저 부재를 사용하고, 다소 큰 영역을 대상으로 할 경우에는 이산화 탄소 레이저 부재, 엑시머(excimer) 레이저 등을 사용한다.
구체적으로, 상기 레이저 빔(41)은 상기 비-단결정 박막(30)에서 상변화가 일어나도록 조사해야 한다. 즉, 상기 레이저 빔(41)을 조사함에 따라 상기 비-단결 정 박막(30)이 고상에서 액상으로 상변화가 일어나야 하는 것이다. 그러므로, 상기 레이저 빔(41)은 상기 비-단결정 박막(30)을 녹일 수 있는 온도로 조사해야 한다. 여기서, 상기 비-단결정 박막(30)이 비정질 실리콘 박막 또는 다결정 실리콘 박막일 경우에는 상기 레이저 빔(30)의 조사에 의해 조성되는 온도를 약 1,410℃가 되도록 조정해야 한다. 이는, 실리콘의 녹는점(melting point)이 약 1,410℃이기 때문이다.
이와 같이, 상기 레이저 빔(41)을 조사함에 따라 상기 비-단결정 박막(30)은 고상에서 액상으로 변화한다. 이때, 상기 비-단결정 박막(30)은 그 상부 표면으로부터 상기 개구부(15)에 의해 노출되는 상기 단결정 기판(10)의 계면까지 액상으로 변화한다. 따라서, 상기 단결정 기판(10)의 결정 구조인 단결정이 시드로 작용하여 상기 비-단결정 박막(30)의 결정 구조가 단결정으로 변환된다. 특히, 상기 비-단결정 박막(30)이 단결정으로 변환될 때 상기 단결정 기판(10)과 계면으로부터 결정 성장이 이루어지기 때문에 상기 비-단결정 박막(30)은 상기 단결정 기판(10)과 동일한 방향으로 결정 방향을 갖는 단결정으로 변환된다.
그리고, 본 발명에서는 상기 레이저 빔(41)의 조사를 매우 짧은 시간 동안 수행한다. 예를 들면, 상기 레이저 빔(41)은 약 1 내지 1,000 나노초(ns) 동안 수행하고, 바람직하게는 5 내지 200 나노초 동안 수행한다. 따라서, 상기 비-단결정 박막(30)의 상변화와 결정 구조의 변환도 매우 짧은 시간 동안 진행된다. 그러므로, 상기 비-단결정 박막(30)이 액상으로 변화하여도 상기 단결정 기판(10)으로부터 흘러내리는 상황은 발생하지 않는다.
또한, 상기 레이저 빔(41)의 조사는 주로 상온에서 이루어진다. 그러므로, 상기 레이저 빔(41)이 조사되는 부분만 고온을 갖고, 나머지 부분은 상온을 유지한다. 따라서, 상기 레이저 빔(41)을 조사하여도 상기 레이저 빔에 의한 열적 손상은 거의 발생하지 않는다.
언급한 바와 같이, 상기 비-단결정 박막(30)에 레이저 빔(41)을 조사하여 단결정으로 변환시킴으로써, 도 1에 도시된 바와 같이 상기 단결정 기판(10) 상에는 액티브 영역(12)과 필드 영역(14)이 확보된다. 즉, 상기 비-단결정 박막(30)으로부터 수득하는 단결정으로 변환시킨 구조물은 액티브 영역(12)으로 확보하고, 상기 절연막 패턴(14a)은 필드 영역(14)으로 확보하는 것이다.
아울러, 상기 레이저 빔(41)을 조사함에 따라 부가적으로 상기 액티브 영역(12)과 필드 영역(14)으로 확보하는 구조물 내에 잔존하는 수소 이온을 충분하게 제거할 수 있다. 그러므로, 상기 수소 이온의 잔존으로 인하여 발생하는 전기적 신뢰성의 저하를 충분하게 감소시킬 수 있다.
그리고, 본 발명의 방법과는 달리 종래에는 단결정 기판을 노출시키는 개구부를 갖는 구조물을 형성한 후, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 상기 개구부 내에 단결정을 갖는 구조물을 형성하여 이를 액티브 영역으로 확보하기도 한다. 그러나, 언급한 선택적 에피택시얼 성장을 통하여 확보하는 액티브 영역의 경우에는 그 결정 방향이 단결정 기판과 다르기 때문에 전기적 신뢰성이 다소 문제가 발생할 수도 있다. 더불어, 상기 선택적 에피택시얼 성장이 다소 고온에서 이루어지기 때문에 열적 손상도 배제할 수 없는 상황이 발생한다.
그러므로, 본 발명에서와 같이 비-단결정 박막을 형성한 후, 레이저 빔의 조사를 통하여 액티브 영역을 확보할 경우에는 언급한 선택적 에피택시얼 성장을 통하여 액티브 영역을 확보할 경우보다 여러 가지로 유리하다.
그러나, 본 발명에서와 같이 상기 비-단결정 박막(30)에 레이저 빔(41)을 조사하여 그 결정 구조를 단결정으로 변환시킬 경우에는 도 2g에 도시된 바와 같이 단결정으로 변환되는 구조물의 상부(Ⅰ)가 볼록하게 형성되는 상황이 빈번하게 발생한다. 즉, 상기 액티브 영역(12)의 상부 표면이 상기 필드 영역(14)의 상부 표면보다 높게 형성되는 것이다. 이와 같이, 상기 액티브 영역(12)과 상기 필드 영역(14)에 단차가 발생할 경우에는 소자 분리가 이루어지지 않기 때문에 전기적 신뢰성에 심각한 영향을 끼친다.
그러므로, 본 발명에서는 상기 액티브 영역(12)의 상부 표면 높이와 상기 필드 영역(14)의 상부 표면 높이를 실질적으로 동일하게 형성하는 공정을 수행한다. 즉, 화학기계적 연마와 같은 공정을 수행하여 그 상부가 볼록하게 형성된 부위(Ⅰ)를 제거하는 것이다.
그러나, 상기 화학기계적 연마와 같은 공정을 수행하면 상기 액티브 영역(12)과 필드 영역(14)을 갖는 구조물 내에 수소 이온이 충분하게 잔존하는 상황이 발생한다. 이에 따라, 본 발명에서는 도 2h에 도시된 바와 같이 상기 액티브 영역(12)과 필드 영역(14)을 갖는 구조물에 레이저 빔(43)을 조사한다. 이하에서는, 도 2f에서 조사하는 레이저 빔(41)과 구별하기 위하여 도 2h에서 조사하는 레이저 빔(43)을 제2 레이저 빔으로 표현한다.
여기서, 상기 제2 레이저 빔의 조사에 의해 조성되는 온도는 상기 액티브 영역으로 확보하는 구조물을 녹이지 않는 정도로 조정해야 한다. 만약, 상기 액티브 영역이 단결정 실리콘을 포함할 경우에는 상기 레이저 빔의 조사에 의해 조성되는 온도를 1,410℃ 미만이 되도록 조정해야 한다.
이와 같이, 상기 제2 레이저 빔을 조사함에 따라 상기 액티브 영역과 필드 영역 내에 잔존하는 수소 이온을 충분하게 제거할 수 있다.
실제로, 언급한 제2 레이저 빔의 조사 이전과 조사 이후에 상기 액티브 영역과 필드 영역 내에 잔존하는 수소 이온의 함유량을 확인하였다. 여기서, 상기 제2 레이저 빔의 조사에 의해 조성되는 온도를 약 1,300℃로 조정하였고, 상기 수소 이온의 함유량은 심스(SIMS)를 사용하여 확인하였다.
상기 확인 결과, 도 3에 도시된 바와 같이 상기 제2 레이저 빔을 조사하지 않는 경우(-■-)에 비해 상기 제2 레이저 빔을 조사하였을 경우(-▲-)가 수소 함유량이 충분하게 감소하는 것을 확인할 수 있었다.
언급한 바와 같이, 본 발명에서는 박막의 적층을 통하여 필드 영역을 확보하고, 레이저 빔의 조사에 의한 결정 구조의 변환을 통하여 액티브 영역을 확보한다. 특히, 박막의 적층을 통하여 필드 영역을 확보하기 때문에 갭-필 문제로 인하여 그 형성이 용이하지 않던 딥 트렌치 소자 분리(deep trench isolation)의 형성이 가능하다. 그 이유는, 상기 필드 영역으로 확보하기 위한 박막을 두껍게 적층하면 가능 하기 때문이다. 그리고, 레이저 빔을 조사하여 결정 구조를 변환시킬 때 단결정 기판이 시드로써 계면에서 작용하기 때문에 단결정 기판과 동일한 결정 방향을 갖는 액티브 영역의 확보가 가능하다. 그러므로, 전기적 신뢰성에 거의 지장이 없는 액티브 영역을 형성할 수 있다. 또한, 액티브 영역과 필드 영역을 확보하기 위한 공정을 상온에서도 용이하게 수행할 수 있기 때문에 열적 부담으로 인하여 발생하는 손상을 충분하게 줄일 수 있다. 이외에도, 레이저 빔을 이용하여 액티브 영역과 필드 영역으로 확보하는 구조물 내에 잔존하는 수소 이온을 충분하게 제거할 수 있기 때문에 상기 수소 이온으로 인하여 전기적 신뢰성이 저하되는 것을 감소할 수 있다. 아울러, 간단한 공정의 수행을 통하여 딥 트렌치 소자 분리와 같은 구조를 갖는 필드 영역과 그것이 갖는 폭을 용이하게 확장시킬 수 있는 액티브 영역을 확보함으로써 경제적 비용의 이득까지도 기대할 수 있다.
특히, 본 발명의 장치 및 방법은 반도체 장치 중에서도 디램 소자, 플래시 소자, 에스램 소자 등에 적극적으로 활용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 단결정 기판 상에 상기 단결정 기판을 노출시키는 개구부를 갖는 절연막 패턴을 형성하는 단계;
    상기 개구부 내에 비-단결정 박막을 충분하게 매립시키는 단계;
    상기 비-단결정 박막이 충분하게 매립된 결과물에 제1 레이저 빔을 조사하여 상기 비-단결정 박막의 상변화를 통하여 상기 비-단결정 박막의 결정 구조를 단결정으로 변환시킴으로써 상기 단결정으로 변환시킨 구조물은 액티브 영역으로 확보하고, 상기 절연막 패턴은 필드 영역으로 확보하는 단계; 및
    상기 액티브 영역과 필드 영역을 갖는 결과물에 제2 레이저 빔을 조사하여 상기 액티브 영역과 필드 영역 내에 잔존하는 수소 이온을 충분하게 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  5. 제4 항에 있어서, 상기 단결정 기판은 단결정 실리콘 기판을 포함하고, 상기 비-단결정 박막은 비정질 실리콘 박막 또는 다결정 실리콘 박막을 포함하고, 상기 절연막 패턴은 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4 항에 있어서, 상기 제1 레이저 빔은 비-단결정 실리콘의 녹는점으로 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제4 항에 있어서, 상기 제1 레이저 빔은 10 내지 1,000 나노초(ns) 동안 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4 항에 있어서, 상기 단결정 기판 상에 상기 절연막 패턴과는 서로 다른 식각비를 갖는 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제4 항에 있어서, 상기 개구부의 양측벽에 상기 절연막 패턴과는 서로 다른 식각비를 갖는 절연물을 포함하는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제4 항에 있어서, 상기 개구부 내에 비-단결정 박막을 충분하게 매립하는 단계는,
    상기 개구부를 갖는 절연막 패턴 상에 상기 비-단결정 박막을 형성하는 단계; 및
    상기 절연막 패턴의 표면이 노출될 때까지 상기 비-단결정 박막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 비-단결정 박막은 화학기계적 연마를 수행하여 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제4 항에 있어서, 상기 액티브 영역의 상부 표면이 상기 필드 영역의 상부 표면보다 높게 형성될 경우, 상기 액티브 영역의 상부 표면 높이를 상기 필드 영역의 상부 표면 높이와 동일하게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서, 상기 액티브 영역의 상부 표면 높이와 상기 필드 영역의 상부 표면 높이는 화학기계적 연마를 수행하여 동일하게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 제4 항에 있어서, 상기 제2 레이저 빔은 단결정 실리콘의 녹는점 미만으로 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 제4 항에 있어서, 상기 비-단결정 박막에 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17 항에 있어서, 상기 불순물은 상기 개구부 내에 비-단결정 박막을 매립 시킬 때 확산에 의해 인-시류로 도핑시키거나 또는 상기 개구부 내에 비-단결정 박막을 매립시킨 이후에 이온 주입에 의해 도핑시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060065281A 2006-07-12 2006-07-12 반도체 장치 및 그 제조 방법 KR100775963B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060065281A KR100775963B1 (ko) 2006-07-12 2006-07-12 반도체 장치 및 그 제조 방법
US11/701,694 US7470603B2 (en) 2006-07-12 2007-02-02 Methods of fabricating semiconductor devices having laser-formed single crystalline active structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060065281A KR100775963B1 (ko) 2006-07-12 2006-07-12 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100775963B1 true KR100775963B1 (ko) 2007-11-15

Family

ID=38949772

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060065281A KR100775963B1 (ko) 2006-07-12 2006-07-12 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US7470603B2 (ko)
KR (1) KR100775963B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013123004A1 (en) * 2012-02-13 2013-08-22 Applied Materials, Inc. Selective epitaxial germanium growth on silicon-trench fill and in situ doping
CN114242651A (zh) * 2022-02-24 2022-03-25 北京芯可鉴科技有限公司 浅槽隔离结构制作方法及浅槽隔离结构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806351B1 (ko) * 2007-02-16 2008-02-27 삼성전자주식회사 반도체 장치의 형성 방법
KR100882932B1 (ko) * 2007-06-11 2009-02-10 삼성전자주식회사 반도체 기판 및 그 제조 방법, 반도체 소자의 제조 방법 및이미지 센서의 제조 방법
KR101042253B1 (ko) * 2007-10-10 2011-06-17 주식회사 동부하이텍 반도체 소자의 소자분리막 형성 방법
US8168941B2 (en) * 2009-01-22 2012-05-01 Axcelis Technologies, Inc. Ion beam angle calibration and emittance measurement system for ribbon beams
US8927944B2 (en) * 2011-11-14 2015-01-06 Kla-Tencor Corporation High throughput hot testing method and system for high-brightness light-emitting diodes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040103557A (ko) * 2003-05-29 2004-12-09 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130517A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 単結晶薄膜の製造方法
US5753542A (en) * 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
US4751193A (en) * 1986-10-09 1988-06-14 Q-Dot, Inc. Method of making SOI recrystallized layers by short spatially uniform light pulses
JPH05198665A (ja) 1992-01-23 1993-08-06 Hitachi Ltd 半導体集積回路装置の製造方法
JPH06120332A (ja) 1992-10-01 1994-04-28 Nec Corp 半導体装置
JPH06236996A (ja) 1993-02-12 1994-08-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6919260B1 (en) * 1995-11-21 2005-07-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate having shallow trench isolation
JP3500820B2 (ja) 1995-11-24 2004-02-23 ソニー株式会社 半導体装置の製造方法
KR19990060858A (ko) 1997-12-31 1999-07-26 김영환 반도체 소자의 소자 분리막 형성 방법
JP2000100931A (ja) 1998-09-25 2000-04-07 Seiko Epson Corp 半導体装置及びその製造方法
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
JP2001015591A (ja) 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法・半導体装置
JP3308245B2 (ja) * 1999-08-12 2002-07-29 住友ゴム工業株式会社 空気入りタイヤ
KR20010036283A (ko) 1999-10-07 2001-05-07 박종섭 선택적 에피 성장법을 이용한 반도체 메모리 소자의 활성영역 형성 방법
KR20010063864A (ko) 1999-12-24 2001-07-09 박종섭 반도체소자의 제조방법
KR20020002543A (ko) 2000-06-30 2002-01-10 박종섭 반도체 소자의 소자분리막 형성 방법
US6594446B2 (en) * 2000-12-04 2003-07-15 Vortek Industries Ltd. Heat-treating methods and systems
KR100645203B1 (ko) 2000-12-19 2006-11-10 주식회사 하이닉스반도체 에피 실리콘층 성장 방법
KR100402101B1 (ko) 2001-06-23 2003-10-17 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2003078000A (ja) 2001-08-31 2003-03-14 Sony Corp 半導体装置の製造方法
JP2003100861A (ja) 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
KR100449320B1 (ko) 2001-12-20 2004-09-18 동부전자 주식회사 반도체 소자의 소자 분리막 형성방법
JP2005057147A (ja) 2003-08-07 2005-03-03 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
KR100548574B1 (ko) 2003-12-19 2006-02-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2005327867A (ja) 2004-05-13 2005-11-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040103557A (ko) * 2003-05-29 2004-12-09 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013123004A1 (en) * 2012-02-13 2013-08-22 Applied Materials, Inc. Selective epitaxial germanium growth on silicon-trench fill and in situ doping
CN114242651A (zh) * 2022-02-24 2022-03-25 北京芯可鉴科技有限公司 浅槽隔离结构制作方法及浅槽隔离结构

Also Published As

Publication number Publication date
US7470603B2 (en) 2008-12-30
US20080014726A1 (en) 2008-01-17

Similar Documents

Publication Publication Date Title
KR100775963B1 (ko) 반도체 장치 및 그 제조 방법
US7625776B2 (en) Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US8658486B2 (en) Forming facet-less epitaxy with a cut mask
US20110042780A1 (en) Methods of manufacturing semiconductor structures and semiconductor structures obtained by such methods
TWI282141B (en) Semiconductor device and manufacturing method thereof
KR100703033B1 (ko) 반도체 장치 및 그 제조 방법
JP2008166802A (ja) チャンネル膜を有する半導体装置の製造方法
US6962862B2 (en) Manufacturing method of semiconductor device
JP2006310717A (ja) 固相エピタキシー方式を用いた半導体素子及びその製造方法
KR100679610B1 (ko) 단결정 구조를 갖는 박막의 형성 방법
KR100699917B1 (ko) 반도체 메모리 소자 및 그 제조 방법
CN108091662B (zh) 提高离子注入区的深宽比的制造方法
US7947550B2 (en) Method of forming semiconductor device
US6740571B2 (en) Method of etching a dielectric material in the presence of polysilicon
JP2007019191A (ja) 半導体装置とその製造方法
KR20120087193A (ko) 반도체 구조의 제조 방법들 및 이와 같은 방법들에 의해 얻어지는 반도체 구조들
KR20030000134A (ko) 반도체소자의 소자분리절연막 형성방법
KR20060122139A (ko) 플래쉬 메모리 소자의 제조방법
KR20080040824A (ko) 반도체 장치의 소자 분리 방법
JP2007311717A (ja) 半導体装置の製造方法
KR20080071809A (ko) 반도체 소자의 형성 방법
JP2008166704A (ja) 高電圧シーモス素子及びその製造方法
KR20080058006A (ko) 반도체 소자의 제조방법
TW506057B (en) Method for isolating interior active region on silicon on insulator (SOI)
KR20060134599A (ko) 이온주입 공정용 마스크 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee