JP2003078000A

JP2003078000A - 半導体装置の製造方法

Info

Publication number: JP2003078000A
Application number: JP2001263329A
Authority: JP
Inventors: Michihiro Sugano; 道博菅野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-08-31
Filing date: 2001-08-31
Publication date: 2003-03-14

Abstract

(57)【要約】【課題】より微細な素子分離加工を行うことのできる
半導体装置の製造方法を提供する。【解決手段】絶縁膜１１に対して、まず素子分離のレ
イアウトに対して縦方向のライン／スペースパターンに
よるレジスト膜を形成し第１のエッチングを行う。次に
今度は横方向のライン／スペースパターンによるレジス
ト膜を形成し第２のエッチングを行う。第１のエッチン
グによる開口部T１と第２のエッチングによる開口部T２
が交差する部分の開口部Tにのみ現れる基板10の表面
に、選択エピタキシャル成長により半導体層を成長さ
せ、最後に半導体装置表面を平坦化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に絶縁層により素子分離される半導体装置
の製造方法に関する。

【０００２】

【従来の技術】半導体装置の素子分離法としては、LOCO
S（local oxidation of silicon）プロセス、SOI（Sili
con On InsulatorまたはSemiconductor On Insulator）
技術の一つであるSIMOX（separation by implanted oxy
gen）プロセス、あるいはSTI（Shallow Trench Isolati
on）プロセスなどを代表例として、様々な手法が開発さ
れている。

【０００３】半導体装置の設計ルールが０．３５μm〜
０．２５μmまでの範囲においては主としてLOCOSプロセ
スが用いられていた。LOCOSプロセスは平坦なシリコン
（Si）基板に窒化シリコン（SiN）膜をパターンニング
したのち、酸化により酸化シリコン（SiO₂）膜を形成
し、表面の薄いSiO₂膜を除去して素子分離を行う方法で
ある。LOCOSプロセスによれば、図６（a）に示すよう
に、厚い酸化層６１においてその厚み部分がなめらかに
変化しているため、上部に配線を行うときに断線を生じ
ず都合がよいので盛んに用いられていた。しかし、酸化
時にSiNにより分離領域（スペース）となる部分から若
干横方向にも酸化が進み、スペースの周辺部が活性化領
域側へ広がることで図６（a）のようにバーズビーク（B
ird's Beak）６２が形成されることが問題であった。こ
のバーズビークが活性化領域形成を阻害するため、回路
の集積度が高まり設計デザインが縮小されると共に使わ
れなくなっていった。

【０００４】設計ルールが０．２５μm〜０．１８μmの
範囲以降の場合においては主としてSTIプロセスが用い
られている。STIプロセスでは、図６（b）に示すように
Si基板６３に対してRIE（反応性イオンエッチング）な
どのエッチングを施し、トレンチ状の素子分離用溝T０
を形成してから、この素子分離用溝T０を絶縁膜６５で
埋め込む。素子分離用溝T０によりスペース部分と活性
化領域部分の境界が確保されているため、バーズビーク
の問題はほぼ皆無となり、集積度を高めることができ
る。

【０００５】

【発明が解決しようとする課題】しかし、STIプロセス
においてはリソグラフィパターンとエッチングが活性化
領域／不活性領域の形成に寄与しているため、今後の
０．１３μm以降の設計ルールを考慮すると、微細な加
工が可能かどうかはリソグラフィ装置に関する技術への
依存度が高く、高解像度を有する露光装置がないと素子
分離形成は困難な状況になると言える。

【０００６】DRAM（Dynamic Random Access Memory）等
のメモリーデバイスでは特に、メモリーセルパターンに
おける活性化領域／不活性領域の微細加工がロジックデ
バイスよりも要求される。また、埋め込み型メモリーデ
バイスの場合はメモリー領域とロジック領域でのパター
ン密度差によってプロセスばらつきに対する加工マージ
ンがメモリーだけの場合よりも小さくなるため、ますま
す加工が難しくなる。

【０００７】上記のような微細加工をリソグラフィ装置
技術だけに頼っていては、設計ルールが微細化するにつ
れリソグラフィ装置はますます複雑精緻で高価になり、
しかもその装置を逐次導入しなければならなくなる。そ
れに加えて、微細化に伴う装置のメンテナンスや歩留ま
りの悪化防止の労力などは、全て製品である半導体装置
の価格の上昇として反映されてしまう。また、リソグラ
フィ装置のみに頼った加工方法では、いずれ限界がくる
可能性もある。

【０００８】そこで、本発明は、上記の問題点を鑑み、
リソグラフィ装置だけに依存することなくさらに微細な
素子分離加工が行えるような、半導体装置の製造方法を
提案することを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、絶縁層により素
子分離された半導体装置を製造する半導体装置の製造方
法において、基板に第１の絶縁層を形成する工程と、前
記第１の絶縁層に第１のレジストパターンを施す工程
と、前記第１のレジストパターンをマスクとしてエッチ
ングを行い、前記第１の絶縁層を前記基板に達しない深
さでエッチングする第１のエッチング工程と、前記第１
のレジストパターンとは異なった第２のレジストパター
ンを前記第１の絶縁層に施す工程と、前記第２のレジス
トパターンをマスクとして第２のエッチングを行い、前
記第１のエッチング工程により形成された第１の開口部
と前記第２のエッチング工程により形成された第２の開
口部とが交差する領域において、前記基板の表面を露出
させる工程と、前記露出した基板の表面に、選択エピタ
キシャル成長により第１の半導体層を成長させる工程
と、を有することを特徴としている。

【００１０】上記の本発明の半導体装置の製造方法は、
前記第１の半導体層を成長させる工程の後で、前記第１
の絶縁層と前記第１の半導体層を平坦化する第１の平坦
化工程をさらに有する。

【００１１】前記第１の平坦化は、例えば化学的機械研
磨により行う。

【００１２】また、前記第１の絶縁層は、エッチングス
トッパ層を含む多層構造の第２の絶縁層であってもよ
い。

【００１３】前記第２の絶縁層を形成した場合には、本
発明の半導体装置の製造方法においては、前記第２の絶
縁層に第３のレジストパターンを施した後、前記第３の
レジストパターンをマスクとしてエッチングを行い、前
記第２の絶縁層を前記エッチングストッパ層までエッチ
ングする第３のエッチングを行う。その後、前記第３の
レジストパターンとは異なった第４のレジストパターン
を前記第２の絶縁層に施し、前記第４のレジストパター
ンをマスクとして第４のエッチングを行い、前記第３の
エッチング工程により形成された第３の開口部と前記第
４のエッチング工程により形成された第４の開口部とが
交差する領域において、前記基板の表面を露出させる。

【００１４】前記第４のエッチング工程により前記基板
の表面を露出させる工程においては、エッチングストッ
パ層を利用してエッチングの制御性を向上させるため
に、前記第３のエッチング工程により形成された開口部
と前記第４のエッチング工程により形成された開口部と
が交差する領域以外のエッチングされた部分が、前記エ
ッチングストッパ層の表面高さになるようにエッチング
することが好ましい。

【００１５】同じくエッチングストッパ層を利用して半
導体装置の平坦性を向上させるために、エッチングスト
ッパ層を含む絶縁層の場合には、前記基板の表面を露出
させる工程のあと、該露出した基板の表面に、前記選択
エピタキシャル成長により第２の半導体層を前記エッチ
ングストッパ層の表面高さ以上の高さまで成長させる。

【００１６】その後、前記第２の絶縁層と前記第２の半
導体層を前記エッチングストッパ層の表面高さまで、例
えば化学的機械研磨による第２の平坦化を行い、次に例
えば熱リン酸エッチングにより前記エッチングストッパ
層を除去し、最後の第３の平坦化工程において前記第２
の絶縁層と前記第２の半導体層とをさらに化学的機械研
磨により平坦化して目的とする半導体装置を製造する。

【００１７】本発明の半導体装置の製造方法によれば、
上記のように、第１の絶縁層に対して、レジストパター
ンを変えた第１のエッチング工程と第２のエッチング工
程の２回のエッチングを行い、それぞれのエッチング工
程で形成された開口部が交差する部分でのみ基板の表面
を露出させているので、開口部の形状が潰れにくく、微
細な素子分離加工が可能になる。

【００１８】また、エッチングストッパ層を含む第２の
絶縁層を形成し、該第２の絶縁層に対して同様に第３、
第４のエッチング工程を行う際に前記エッチングストッ
パ層を第３のエッチング工程のエッチングストッパとし
て用いると共に第４のエッチング工程が終了したのち第
２の半導体層を成長させた後の化学的機械研磨による平
坦化のストッパとしても利用することで、エッチング制
御性と平坦化制御性が向上し、製造プロセスのばらつき
を抑制することができる。

【００１９】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。

【００２０】第１実施形態図１および図２が本発明の半導体装置の製造方法の第１
実施形態を説明するための図である。図１および図２の
（a）’〜（f）’は半導体装置の素子分離のレイアウト
を示すための平面図であり、図１および図２の（a）〜
（f）はそれらのA−A’における断面図である。

【００２１】まず、図１（a）に示すように、Si基板１
０に絶縁膜を堆積させる。ここでは、例えばCVD（Chemi
cal Vapor Deposition）法により第１の絶縁層としてSi
O₂を６００nmの膜厚で堆積させ、絶縁膜１１を形成す
る。ここで、図１（a）’において破線で囲まれている
領域AR１’が、最終的に活性化領域となる部分を示して
いる。

【００２２】次に、リソグラフィにより絶縁膜１１にレ
ジスト膜を形成する。このとき、レジスト膜のパターン
としては、図１（b）’に示すように、領域AR１’の幅S
１に合わせたスペースを空けた、素子分離のレイアウト
に対して縦方向のライン状のレジストパターンとする。
これを第１のレジストパターンとし、形成されたレジス
ト膜を第１のレジスト膜R１とする。

【００２３】そして、第１のレジスト膜R１をマスクと
して、絶縁膜１１に対してエッチングを行う。ここで
は、絶縁膜１１の表面から３００nmの深さまで第１のエ
ッチングを行うこととする。すると、絶縁膜１１はエッ
チングにより形成された第１の開口部T１を有する絶縁
膜１１aとなる。この様子を図１（b）に示す。この後レ
ジスト膜R１を除去すると、表面に第１のレジストパタ
ーンによるライン／スペースパターンが形成された前記
第１の絶縁層が現れる。

【００２４】次に、レジスト膜R１を除去した第１の絶
縁層の表面に、図１（c）’に示すように、領域AR１’
の長さS２に合わせたスペースを空けた、素子分離のレ
イアウトに対して横方向のライン状のレジストパターン
を施す。これを第２のレジストパターンとし、形成され
たレジスト膜を第２のレジスト膜R２とする。

【００２５】そして、第２のレジスト膜R２をマスクと
して、絶縁膜１１aに対して第２のエッチングを行う。
ここでは、絶縁膜１１aに対して３００nm分エッチング
が進むようにする。すると、絶縁膜１１aは第２のエッ
チングにより形成された図示しない第２の開口部T２を
有する絶縁膜１１bとなり、第１の開口部T１と第２の開
口部T２とが交差する部分において開口部Tが生じ、開口
部TにおいてのみSi基板１０の表面が露出する。この様
子を図１（c）に示す。なお、図１（c）は図１（c）’
のA−A’における断面図であるので、レジスト膜R２は
描かれていない。第２のエッチング工程において、開口
部TでのSi基板１０の表面が完全に露出するように、若
干オーバーエッチングを行ってもよい。この後レジスト
膜R２を除去しておく。

【００２６】先の工程で露出したSi基板１０の表面にの
み、選択エピタキシャル成長によりSiを成長させる。こ
こでは３００nm成長させることにする。すると、図２
（d）のように、成長した第１の半導体層１２と第１お
よび第２のエッチングによって露出した第１の絶縁層の
表面の高さが揃い、開口部Tが埋まることになる。

【００２７】さらに、ここまでの第１のエッチング工程
でも第２のエッチング工程でもエッチングされていない
第１の絶縁層の部分に対して、例えば化学的機械研磨
（CMP：Chemical Mechanical Polishing）により第１の
平坦化を行う。ここでは３００nm研磨すると、絶縁層と
第１の半導体層１２の高さが３００nmで揃い、平坦化で
きる。この様子が図２（d）’ならびに図２（e）’に示
されている。図２（d）’と図２（e）’において、同じ
種類のハッチングは同じ高さであることを示している。

【００２８】プロセスのばらつきを考慮して、前記の第
１の平坦化の後に、図２（f），（f）’に示すように若
干のオーバー研磨を行ってもよい。ここでは例えば１０
０nmオーバー研磨する。このとき、第１の半導体層１２
も同時にオーバー研磨され、半導体層１２aとなる。以
上の工程を経ることにより、最終的に膜厚２００nmの、
半導体層１２aでできた縦S２、横S１の活性化領域AR１
と、それを覆う絶縁膜１１cでできた不活性領域IR１と
が形成できる。

【００２９】本実施形態によれば、リソグラフィ工程に
おいて素子分離のレイアウトに対して単純な縦・横のラ
イン／スペースパターンによりレジスト膜を形成するた
め、リソグラフィ技法的に解像しやすく、解像度を容易
に高めることができる。また、ライン／スペースパター
ンのマスクによるエッチングではマイクロローディング
効果も抑制することができる。よって、素子分離プロセ
スの安定性も向上可能である。さらに、その際高解像度
の装置を特別に必要とすることもない。

【００３０】第２実施形態以下、本発明の第２実施形態を図３および図４を参照し
て説明する。図３および図４の（a）’〜（f）’は半導
体装置の素子分離のレイアウトを示すための平面図であ
り、図３および図４の（a）〜（f）はそれらのB−B’に
おける断面図である。

【００３１】第２実施形態においては、Si基板１０に、
第２の絶縁層として、エッチングストッパ層を含む積層
構造の絶縁膜を形成する。具体的には、半導体装置の表
面に近い方から順にSiN|SiO₂|SiN|SiO₂をそれぞれ５０n
m|２５０nm|５０nm|２５０nmの膜厚で例えばCVD法によ
り均一に堆積させ、図３（a）に示すようにエッチング
ストッパ層２１、上側絶縁膜３１、エッチングストッパ
層２２、下側絶縁膜３２とする。ここで、図３（a）’
において破線で囲まれている領域AR２’が最終的に活性
化領域となる部分を示している。

【００３２】次に、リソグラフィによりエッチングスト
ッパ層２１にレジスト膜を形成する。このとき、レジス
ト膜のパターンとしては、図３（b）’に示すように、
領域AR２’の幅S１に合わせたスペースを空けた、素子
分離のレイアウトに対して縦方向のライン状のレジスト
パターンとする。これを第３のレジストパターンとし、
形成されたレジスト膜を第３のレジスト膜R３とする。

【００３３】そして、第３のレジスト膜R３をマスクと
して、エッチングストッパ層２１と上側絶縁膜３１を貫
通して、エッチングストッパ層２２に達するまで第３の
エッチングを行う。ここではエッチングストッパ層２１
の表面から計３００nmの深さまでエッチングすることに
なる。すると、エッチングストッパ層２１と上側絶縁膜
３１はそれぞれ、第３のエッチングにより形成された第
３の開口部T３によって貫通されるエッチングストッパ
層２１aと上側絶縁膜３１aになる。この様子が図３
（b）に示されている。この後レジスト膜R３を除去する
と、表面に第３のレジストパターンによるライン／スペ
ースパターンが形成された前記第２の絶縁層が現れる。

【００３４】さらに、レジスト膜R３を除去した第２の
絶縁層の表面に、図３（c）’に示すように、領域AR
２’の長さS２に合わせたスペースを空けた、素子分離
のレイアウトに対して横方向のライン状のレジストパタ
ーンを施す。これを第４のレジストパターンとし、形成
されたレジスト膜を第４のレジスト膜R４とする。

【００３５】その次に、第４のレジスト膜R４をマスク
として、第２の絶縁層に対して第４のエッチングを行
う。ここでは、エッチングストッパ層２２と下側絶縁膜
３２を貫通するように、計３００nm分エッチングする。
すると、エッチングストッパ層２２と下側絶縁膜３２は
それぞれ、第４のエッチングにより形成された図示しな
い第４の開口部T４によって貫通されるエッチングスト
ッパ層２２aと下側絶縁膜３２aとなり、第３の開口部T
３と第４の開口部T４とが交差する部分において開口部
T’が生じ、開口部T’においてのみSi基板１０が露出す
る。この様子を図３（c）に示す。なお、図３（c）は図
３（c）’のB−B’における断面図であるので、図１
（c）の場合と同じくエッチングストッパ層２２aと下側
絶縁膜３２aとSi基板１０の部分しか描かれていない。
第４のエッチング工程において、開口部T’でのSi基板
１０の表面が完全に露出するように若干オーバーエッチ
ングを行ってもよい。このとき、本第２実施形態ではエ
ッチングストッパ層２２aの効果により、エッチング制
御性が向上し、下側絶縁膜３２aの平坦性が損なわれる
ことがない。その後、レジスト膜R４を除去しておく。

【００３６】先の工程で露出したSi基板１０の表面にの
み、選択エピタキシャル成長によりSiを成長させる。こ
こでは３００nm成長させることにする。すると、図４
（d）のように、成長した第２の半導体層１３と第３お
よび第４のエッチングによって露出した第２の絶縁層の
表面の高さが揃い、開口部T’が埋まることになる。

【００３７】さらに、ここまでの第３のエッチング工程
でも第４のエッチング工程でもエッチングされていない
第２の絶縁層の部分に対して、例えばCMPにより第２の
平坦化を行う。ここでは３００nm研磨すると、エッチン
グストッパ層２１aと上側絶縁膜３１aが除去され、第２
の絶縁層と第２の半導体層１３の高さが３００nmで揃
い、エッチングストッパ層２２aが置かれている高さで
平坦化できる。この様子が図４（d）’ならびに図４
（e）’に示されている。なお、図４（d）’と図４
（e）’において、同じ種類のハッチングは同じ高さで
あることを示している。このとき、本実施形態において
はエッチングストッパ層２２aをCMPストッパとしても利
用することで平坦化の制御性が向上する。

【００３８】最後に、残っている膜厚５０nmのエッチン
グストッパ層２２aを例えば熱リン酸でエッチングした
後、再度CMPで若干のオーバー研磨を行う。ここでは例
えば１００nmオーバー研磨する。すると第２の半導体層
１３と下側絶縁膜３２bがオーバー研磨されてそれぞれ
半導体層１３aと下側絶縁膜３２bとなる。この様子が図
４（f）および図４（f）’に示されている。以上の工程
を経ることにより、最終的に膜厚１５０nmの、半導体層
１３aでできた縦S２、横S１の活性化領域AR２と、それ
を覆う絶縁膜３２bでできた不活性領域IR２とが形成で
きる。

【００３９】以上述べてきたように、第２実施形態にお
いては、エッチングストッパ層を利用することで、ライ
ン／スペースパターンのエッチング制御性と平坦化の制
御性が向上し、プロセスのばらつきに対して強い製造方
法となっている。

【００４０】第３実施形態第３実施形態においては、複数のアイランド（島）状の
活性化領域が碁盤の目状のレイアウトに配置された半導
体装置を製造することを考える。その際には、図５
（a）の半導体装置の平面図に示すように、ライン部分
の長さがL１、スペース部分の長さがS１の縦方向のライ
ン／スペースパターンと、ライン部分の長さがL２、ス
ペース部分の長さがS２の横方向のライン／スペースパ
ターンを用い、第１実施形態または第２実施形態の手法
によりエッチング、選択エピタキシャル成長および平坦
化を行う。すると、図５（a）において白抜き部分で示
されるようなアイランド状の活性化領域が碁盤の目状に
配列された半導体装置が得られることは明白である。

【００４１】これを従来のリソグラフィ技術で形成しよ
うとすると、図５（b）に示すように、アイランド状活
性化領域の角がリソグラフィの際に潰れることで、マス
ク状のレジストパターンのスペース部分（図５（b）の
黒塗り部分）よりも小さくかつ形状も丸くなってしまう
（図５（b）の白抜き部分が活性化領域である）。

【００４２】本第３実施形態においては、リソグラフィ
において単純なライン／スペースパターンを基本として
いるために、エマルジョンマスクの形状をそのままレジ
スト膜の形状として維持しやすく、かつ、縦・横のライ
ン／スペースパターン（レジストパターン）を組み合わ
せてアイランド形状を形成するため角が潰れることはな
い。

【００４３】ライン／スペースパターンが微細になるほ
ど、これらのパターンニング手法の違いによる出来上が
り形状の差異は拡大するため、本実施形態による改善効
果は大きくなる。例えば、図５（a）においてL１|S１|L
２|S２のパターンを０．１０μm|０．１０μm|０．１０
μm|０．１０μmとして形成することは従来のリソグラ
フィ技術では不可能であったが、本実施形態においては
KrF超解像を用いて可能である。

【００４４】上記実施形態においてはエッチングストッ
パ層を挟んで２つの絶縁膜を有する絶縁層についてまで
しか言及していないが、絶縁層は３層以上のエッチング
ストッパ層と絶縁膜とを含む多層構造であってもよい。
その場合には、ライン／スペースパターンを毎回変えて
エッチングを繰り返し行うことになる。また、例えば第
１実施形態においては２回のエッチングで基板表面を露
出させているが、必要に応じて３回以上のエッチング工
程を設けてもよい。さらに、場合によっては縦・横だけ
でなく斜めのライン／スペースパターンを用いることも
可能であり、それらをうまく組み合わせることで複雑な
レイアウトの素子分離を行うこともできる。その他、材
料や数値等を含み、上記実施形態で言及した半導体装置
の製造方法は、本発明の要旨を逸脱しない範囲で、種々
の変更が可能である。

【００４５】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、高解像度のリソグラフィ装置を用いることなくこれ
までより微細な素子分離のパターン形成が可能となる。
また、ライン／スペースパターンを基本とすることで、
リソグラフィ技法的には解像しやすくエッチング工程に
おいてはマイクロローディング効果を小さくできるの
で、素子分離プロセスの安定性が向上する。さらに、ラ
イン／スペースパターンによるパターンニングでは、従
来のリソグラフィ手法のパターンニングのコーナー部分
に存在していたレジストのちびりやエッチング後のテー
パー形状がなくなるため、素子分離レイアウトのデザイ
ンの縮小が可能となる。または、同じサイズのデザイン
においても、素子分離特性が向上する。その他にもウェ
ルイオンインプランテーション（Well Ion Implantatio
n）を素子分離形成前に浅い位置に打てるため欠陥の注
入が抑えられる等、多くの効果があり、本発明の半導体
装置の製造方法は、メモリーデバイスやメモリー混載デ
バイスなどの微細な素子分離が必要なデバイスほどその
効果は大きい。

【図面の簡単な説明】

【図１】図１（a）’〜（c）’は本発明の第１実施形態
に係る半導体装置の製造方法を示すための平面図であ
り、（a）’は第１の絶縁層の形成工程まで、（b）’は
第１のエッチング工程まで、（c）’は第２のエッチン
グ工程までを示す。図１（a）〜（c）はそのA−A’にお
ける断面図である。

【図２】図２（d）’〜（f）’は図１の続きの工程を表
す平面図であり、（d）’は第１の半導体層の成長工程
まで、（e）’は第１の平坦化工程まで、（f）’はオー
バー研磨工程までを示す。図２（d）〜（f）はそのA−
A’における断面図である。

【図３】図３（a）’〜（c）’は本発明の第２実施形態
に係る半導体装置の製造方法を示すための平面図であ
り、（a）’は第２の絶縁層の形成工程まで、（b）’は
第３のエッチング工程まで、（c）’は第４のエッチン
グ工程までを示す。図３（a）〜（c）はそのB−B’にお
ける断面図である。

【図４】図４（d）’〜（f）’は図３の続きの工程を表
す平面図であり、（d）’は第２の半導体層の成長工程
まで、（e）’は第２の平坦化工程まで、（f）’は第３
の平坦化工程までを示す。図４（d）〜（f）はそのB−
B’における断面図である。

【図５】図５（a）は本発明の第３実施形態に係る半導
体装置の製造方法により製造された半導体装置を示す平
面図であり、図５（b）は従来の製造方法により製造さ
れた図５（a）と同じ素子分離レイアウトの半導体装置
を示す平面図である。

【図６】図６（a）は従来のLOCOSプロセスによる素子分
離プロセスを説明するための断面図であり、図６（b）
は従来のSTIプロセスによる素子分離プロセスを説明す
るための断面図である。

【符号の説明】

１０…Si基板、１１…第１の絶縁層、１１a，１１b，１
１c…絶縁膜、１２…第１の半導体層、１３…第２の半
導体層、２１，２２…エッチングストッパ層、３１…上
側絶縁膜、３２…下側絶縁膜、R１，R３…レジスト膜、
T０，T，T’…開口部。

Claims

【特許請求の範囲】

【請求項１】絶縁層により素子分離された半導体装置を
製造する半導体装置の製造方法であって、基板に第１の絶縁層を形成する工程と、前記第１の絶縁層に第１のレジストパターンを施す工程
と、前記第１のレジストパターンをマスクとしてエッチング
を行い、前記第１の絶縁層を前記基板に達しない深さで
エッチングする第１のエッチング工程と、前記第１のレジストパターンとは異なった第２のレジス
トパターンを前記第１の絶縁層に施す工程と、前記第２のレジストパターンをマスクとして第２のエッ
チングを行い、前記第１のエッチング工程により形成さ
れた第１の開口部と前記第２のエッチング工程により形
成された第２の開口部とが交差する領域において、前記
基板の表面を露出させる工程と、前記露出した基板の表面に、選択エピタキシャル成長に
より第１の半導体層を成長させる工程とを有する半導体
装置の製造方法。
【請求項２】前記第１の半導体層を成長させる工程の後
で、前記第１の絶縁層と前記第１の半導体層を平坦化す
る第１の平坦化工程をさらに有する請求項１に記載の半
導体装置の製造方法。
【請求項３】前記第１の平坦化工程には前記第１の絶縁
層と前記第１の半導体層を化学的機械的に研磨して平坦
化する化学的機械研磨処理工程を含む請求項２に記載の
半導体装置の製造方法。
【請求項４】前記第１の絶縁層を形成する工程におい
て、エッチングストッパ層を含む第２の絶縁層を形成す
る請求項１に記載の半導体装置の製造方法。
【請求項５】前記第２の絶縁層を形成する工程の後で、
前記第２の絶縁層に第３のレジストパターンを施す工程
と、前記第３のレジストパターンをマスクとしてエッチング
を行い、前記第２の絶縁層を前記エッチングストッパ層
までエッチングする第３のエッチング工程と、前記第３
のレジストパターンとは異なった第４のレジストパター
ンを前記第２の絶縁層に施す工程と、前記第４のレジストパターンをマスクとして第４のエッ
チングを行い、前記第３のエッチング工程により形成さ
れた第３の開口部と前記第４のエッチング工程により形
成された第４の開口部とが交差する領域において、前記
基板の表面を露出させる工程とをさらに有する請求項４
に記載の半導体装置の製造方法。
【請求項６】前記第４のエッチング工程により前記基板
の表面を露出させる工程において、前記第３のエッチン
グ工程により形成された開口部と前記第４のエッチング
工程により形成された開口部とが交差する領域以外のエ
ッチングされた部分が、前記エッチングストッパ層の表
面高さになるようにエッチングすることを特徴とする請
求項５に記載の半導体装置の製造方法。
【請求項７】前記基板の表面を露出させる工程のあと、
該露出した基板の表面に、前記選択エピタキシャル成長
により第２の半導体層を前記エッチングストッパ層の表
面高さ以上の高さまで成長させる工程をさらに有する請
求項６に記載の半導体装置の製造方法。
【請求項８】前記第２の半導体層を成長させる工程の後
で、前記第２の絶縁層と前記第２の半導体層を前記エッ
チングストッパ層の表面高さまで平坦化する第２の平坦
化工程と、前記エッチングストッパ層を除去する工程と、前記第２の絶縁層と前記第２の半導体層とをさらに平坦
化する第３の平坦化工程とをさらに有する請求項７に記
載の半導体装置の製造方法。
【請求項９】前記第２および第３の平坦化工程には前記
第２の絶縁層と前記第２の半導体層を化学的機械的に研
磨して平坦化する化学的機械研磨処理工程を含む請求項
８に記載の半導体装置の製造方法。
【請求項１０】前記第１の絶縁層をSiO₂により形成し、
前記基板をSiにより形成し、前記第１の半導体層をSiに
より形成する請求項１に記載の半導体装置の製造方法。
【請求項１１】前記第１の絶縁層をSiO₂により形成し、
前記エッチングストッパ層をSiNにより形成することで
前記第２の絶縁層を形成する請求項４に記載の半導体装
置の製造方法。
【請求項１２】前記第２の半導体層をSiにより形成する
請求項７に記載の半導体装置の製造方法。
【請求項１３】前記エッチングストッパ層を除去する工
程は熱リン酸エッチング処理工程である請求項８に記載
の半導体装置の製造方法。