TWI567780B - Method of manufacturing composite wafers - Google Patents

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Description

複合晶圓之製造方法
本發明係有關一種複合晶圓之製造方法。
近年來，以SOI(Silicon on insulator)晶圓為首，提高對複合晶圓的需求。於該SOI晶圓中，稱為SOQ(Silicon on Quartz)及SOS(Silicon on Sapphire)之操作晶圓，集中著重於以絕緣透明晶圓所構成的晶圓。
SOQ晶圓係期待應用於使石英之高透明性活性化的光電學關係、或使低介電損失活性化的高頻率裝置。而且，SOS晶圓由於操作晶圓以藍寶石所構成，故除高透明性或低介電損失外，具有玻璃、石英無法得到的高熱傳導率，故期待應用於伴隨發熱之高頻率裝置。
一般而言，該複合晶圓係藉由貼合2片晶圓(施體晶圓與操作晶圓)予以製作。另外，SOS晶圓亦可藉由在藍寶石之R面上直接使矽予以斜向成長而製得。然而，由於藍寶石與矽之格子定數不同，一般而言其結晶品質不及矽塊。
目前矽晶圓及藍寶石為主流的直徑，各為6~12吋、2~4吋。例如製作2吋之SOS晶圓時，必須準備2吋之矽晶圓。然而，現在很難取得2吋矽晶圓。於矽裝置之領域中，同時進行增大晶圓直徑與構造之微細化。因此，為製得優異品質之晶圓時，必然會選擇直徑大的矽晶圓。
專利文獻1中記載可藉由使用操作晶圓、與較操作晶圓更大的施體晶圓，可擴大轉印層之面積。然而，於專利文獻1中，由於對1片操作晶圓而言必須貼合1片施體晶圓，故對兩片晶圓而言必須實施一次倒角處理及二次倒角處理。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本專利第4531694號
於專利文獻1中記載的進行二階段式倒角處理的手法之情況中，兩晶圓之倒角處理的品質會影響貼合時之良好與否。在倒角部分之周邊具有凹凸時，該周邊之貼合情形變得不佳。因此，倒角步驟必須耗費極大的成本與時間。
另外，於專利文獻1中，以使用具有較操作晶圓稍大直徑之施體晶圓為特徵。然而，晶圓加工、半導體之處理裝置，通常大多數僅為以SEMI或JEIDA等所決定的規格(直徑2吋(50-50.8mm)、直徑3吋(76-76.2mm)、直徑4吋(100mm)、直徑5吋(125mm)、直徑6吋(150mm)、直徑8吋(200mm)、直徑12吋(300mm)等)之晶圓。因此，處理不規則尺寸的晶圓時極為困難，改造已知的裝置等亦需耗費極大的費用，會有現實的問題。
本發明係有鑑於上述情形者，係提供一種可由1片施 體晶圓製得複數片之複合晶圓，可省略施體晶圓之倒角步驟之複合晶圓的製造方法。
為解決上述問題時，於本發明中提供一種複合晶圓之製造方法，其特徵為至少含有：自具有與至少2片操作晶圓之直徑合計量相同或較大的直徑之施體晶圓表面注入氫離子，使在內部形成有氫離子注入層之該施體晶圓之該表面與前述至少2片操作晶圓之表面貼合的步驟；使前述經貼合的貼合晶圓實施溫度為200~400℃之熱處理的步驟；及於前述熱處理後，沿著前述氫離子注入層剝離前述操作晶圓上之薄膜，且製得在該操作晶圓上轉印有該薄膜之複合晶圓的剝離轉印步驟。
藉由本發明之複合晶圓的製造方法，可由1片施體晶圓製得複數片的複合晶圓，且可省略倒角步驟。
本發明使用的至少2片操作晶圓，例如以由矽晶圓、玻璃、石英、藍寶石、碳化矽或氮化鎵中之任一種材料所形成者較佳。而且，操作晶圓係以於下述之貼合步驟前進行RCA洗淨等之洗淨較佳。此外，至少2片操作晶圓可選擇由各種不同材料所形成者，惟就下述貼合及熱處理而言，以選擇由同一材料所形成者較佳。
操作晶圓之各直徑，較佳者為2~6吋，更佳者為2、 3、4、或6吋。為該直徑時，可同時製作至少2片以上之複合晶圓。而且，藉由組合不同直徑的操作晶圓，亦可一次製作很多的複合晶圓。
本發明所使用的施體晶圓，例如以矽晶圓、玻璃、石英、藍寶石、碳化矽或氮化鎵中之任一種材料所形成者較佳。
施體晶圓之直徑，係具有與至少2片操作晶圓之直徑合計量相同或較大的直徑。而且，為操作晶圓之直徑的2倍以上之大小。倍率之較佳的上限值為6倍。
施體晶圓之直徑，較佳者為6~12吋，更佳者為6、8、或12吋。為該直徑時，可同時製作至少2片以上之複合晶圓。
如上所述，本發明使用的施體晶圓，由於為操作晶圓之2倍以上的大小，故可省略對施體晶圓實施倒角步驟。此係由於產生貼合不佳原因之施體晶圓的倒角部分遠離貼合處，故與貼合時之良否無關。
於下述中，參照第1圖及第2圖說明有關本發明之複合晶圓的製造方法，惟本發明不受此等所限制。
第1圖係表示本發明之複合晶圓的製造方法之一步驟例圖。第1圖係表示由1片施體晶圓與2片操作晶圓所製造的2片複合晶圓之方法例。
首先，如第1(A)圖所示，自具有操作晶圓11,12之直徑長度合計的20倍以上之直徑的施體晶圓13之表面13s注入氫離子，在內部形成氫離子注入層14。然後，如 第1(B)圖所示，貼合施體晶圓13之注入有離子之表面13s與2片前述操作晶圓11,12之表面11s,12s。
如第1(A)圖所示，自施體晶圓13之表面13s注入氫離子，形成氫離子注入層14時，例如使施體晶圓13之溫度為250~400℃，且可自其表面以企求的深度注入氫離子之方式注入能量，注入指定線量之氫離子。此時之條件，例如注入能量可為50~100keV，注入線量為2×1016~1×1017/cm2(atoms/cm2)。
所注入的氫離子以2×1016~1×1O17(atoms/cm2)之用量的氫離子(H+)、或1×1016~5×1016(atoms/cm2)之用量的氫分子離子(H2 +)較佳。更佳者為8.0×1016(atoms/cm2)之用量的氫離子(H+)、或4.0×1016(atoms/cm2)之用量的氫分子離子(H2 +)較佳。以該用量所製作者，於繼後之剝離、轉印時具有適當的脆弱性之故。
自注入有氫離子之施體晶圓13的表面13s至氫離子注入層14之深度，與設於操作晶圓11,12上之薄膜13B的企求厚度有關，較佳者為300~500nm，更佳者約為400nm。而且，氫離子注入層13之厚度，以可藉由機械衝擊而容易剝離的厚度為宜，較佳者為200~400nm，更佳者約為300nm。
此外，施體晶圓13除上述外，亦可使用在表面13s上形成有氧化膜之矽晶圓。使用該在表面13s上形成有氧化膜之矽晶圓，於通過氧化膜進行離子注入時，可得抑制 注入離子成溝流(channeling)的效果，且更為抑制離子之注入深度的不均勻性。藉此，可形成膜厚均一性高的薄膜。而且，氧化膜可藉由一般的熱氧化法形成。一般而言，藉由在氧氣氣體環境或水蒸氣氣體環境中、常壓、800~1100℃下進行熱處理而製得。此係進行氫離子注入時，通過氧化膜進行注入，可抑制注入離子成溝的效果之故。
氧化膜之厚度，較佳者為50~500nm。該厚度為相當薄時，變得不易控制氧化膜厚，於過厚時，會變得過於耗時。
此處，於貼合前在施體晶圓13之表面13s與操作晶圓11,12之表面11s,12s中任一個或二個表面上實施表面活性化處理較佳。藉由該表面活性化處理，可得於繼後的機械剝離等時得到充分耐性水準的接合強度。
表面活性化處理，例如可使用具隔著空間且對向的上部電極與下部電極之電漿裝置進行。通常，該電漿裝置在下部電極的上面載置施體晶圓或操作晶圓，且導入處理氣體，同時對上部電極或下部電極中之至少一方施加高頻率電力，在兩電極間形成高頻率電場，藉由該高頻率電場形成處理氣體之電漿，對施體晶圓或操作晶圓而言實施電漿處理。
表面之電漿處理，通常在真空室中載置施體晶圓或操作晶圓，且導入處理氣體後，較佳者於約100W之高頻率電漿中曝露約5~30秒。處理氣體例如處理在表面上形成 有氧化膜之矽晶圓時，較佳者可使用氧氣之電漿；而處理在表面上沒有形成氧化膜之矽晶圓時，較佳者可使用氫氣、氬氣、或此等之混合氣體或氫氣與氦氣之混合氣體。而且，亦可使用惰性氣體之氮氣氣體。處理其他的施體晶圓或操作晶圓時，任何氣體皆可。
表面活性化處理係藉由進行該電漿處理，使實施有晶圓之表面活性化處理的面增加OH基等予以活性化。所以，以該狀態使施體晶圓之表面與操作晶圓之表面密接時，可藉由氫鍵等更為堅固地貼合晶圓。此外，表面活性化處理亦可藉由進行UV、臭氧等之處理，得到與上述電漿處理相同的效果。
其次，如第1(C)圖所示，在貼合後之貼合晶圓15上實施溫度200~400℃之熱處理H。而且，熱處理時間係視熱處理溫度與材料予以決定，較佳者選自1~24小時之範圍。熱處理溫度過高、熱處理時間過長時，恐會產生破裂、剝離等情形。如此藉由使貼合晶圓15進行熱處理，可提高貼合施體晶圓13與操作晶圓11,12時之強度。貼合的強度愈高時，亦可減少於繼後剝離時產生不佳的問題。熱處理步驟，較佳者可在氬氣、氮氣、氦氣、或此等之混合氣體存在下進行。
在1片施體晶圓上貼合複數片操作晶圓時，於實施該熱處理時會有因熱膨脹係數之差異而產生應力。第2圖係表示對1片施體晶圓22而言貼合1片操作晶圓21(第2(A)圖)、2片操作晶圓21(第2(B)圖)，於實施熱 處理時施體晶圓22產生彎曲的複合晶圓之截面圖。而且，於該截面圖中省略操作晶圓。如第2(A)圖所示，貼合1片操作晶圓時，為使應力產生分布形成操作晶圓之同心圓狀時，施體晶圓上必須為均勻的應力。另外，如第2(B)圖所示，於貼合2片操作晶圓時，由於應力產生分布沒有形成施體晶圓之同心圓狀，因而施體晶圓被施加高應力。因此，經貼合的操作晶圓會產生剝離的問題。然而，藉由實施該表面活性化處理，由於可提高接合強度，故可避免該問題。
其次，如第1(D)圖所示，沿著前述氫離子注入層14，剝離前述操作晶圓11,12上之薄膜13B，且製得在該操作晶圓11,12上轉印有該薄膜13B之複合晶圓16,17。此時，藉由剝離、轉印薄膜13B，可製得複合晶圓16,17。此時，沒有貼合的薄膜部分13b殘存於施體晶圓上。照射來自下述透明晶圓側之可見光時，控制可見光之照射範圍，可更為容易殘留沒有貼合於施體晶圓上之薄膜部分13b。
進行剝離的方法，施體晶圓或操作晶圓中之至少一個為透明晶圓時，該剝離轉印步驟以包含自透明晶圓側照射可見光較佳。此外，操作晶圓為玻璃、石英或藍寶石時，該剝離轉印步驟以包含自操作晶圓側照射可見光較佳。該方法藉由在施體晶圓之內部所形成的離子注入界面附近之矽予以不定形化，可容易吸收可見光，且容易選擇性容受能量之機構進行剝離。另外，該剝離方法較機械性剝離更 為簡單，故較為理想。
可見光之光源係以Rapid Thermal Annealer(RTA)、綠色雷射光、或閃光燈光較佳。
進行其他的剝離方法，對氫離子注入層14施予衝擊進行機械性剝離時，無產生因伴隨加熱之熱變形、破裂、貼合面之剝離等情形。機械性剝離以藉由自一端朝向另一端劈開者較佳。劈開用構件以楔子型構件、例如將楔子插入氫離子注入層14(注入界面)中，且以藉由楔子變形進行劈開的剝離方法。使用該方法時，必須注意避免產生接觸楔子之部分被刮傷或產生粒子、或因打入楔子而產生晶圓因過度變形而導致基板破裂的問題。
此外，進行其他的剝離方法，操作晶圓為玻璃、石英或藍寶石時，該剝離轉印步驟以含有預先使劈開用構件與氫離子注入層14接觸，自操作晶圓側照射可見光，同時施予機械性衝擊較佳。藉由該方法，可得以上述光照射之光剝離與機械性剝離之相乘效果。
為了對氫離子注入層14施予衝擊時，例如以氣體或液體等之流體噴射對晶圓側面連續或不連續地進行吹附即可，只要是藉由衝擊而產生機械性剝離的方法沒有特別的限制。
藉由上述之步驟，可製作複合晶圓16,17。
如上述說明，藉由本發明之複合晶圓的製造方法，可製得由1片施體晶圓所形成的複數片之複合晶圓，可省略施體晶圓之倒角步驟。而且，由於可由1片施體晶圓製得 複數片之複合晶圓，故可大幅地降低成本。
而且，於本說明書中，有關本發明之複合晶圓的製造方法之步驟，係以由1片施體晶圓與2片操作晶圓製造2片複合晶圓之方法例進行說明，但即使對1片施體晶圓使用3片操作晶圓(第3圖)、使用4片操作晶圓(第4圖)、或其以上之片數的操作晶圓時，同樣地可實施本發明之複合晶圓的製造方法。此外，即使組合複數片不同直徑之操作晶圓時，也同樣地可實施本發明之複合晶圓的製造方法。
〔實施例〕
於下述中，以實施例、比較例更具體地說明本發明，惟本發明不受此等所限制。
(藉由使用熱膨脹率不同的晶圓時是否有藉由表面活性化處理之比較試驗)
在使氧化膜予以成長50nm的6吋矽晶圓上，貼合2片2吋的藍寶石晶圓。在250℃下進行熱處理24小時作為試驗例1。
在使氧化膜予以成長50nm的6吋矽晶圓上，貼合2片經電漿活性化處理的2吋藍寶石晶圓後，在250℃下進行熱處理24小時作為試驗例2。
於試驗例1中，藍寶石晶圓自矽晶圓被剝離，矽晶圓遭受破損。另外，於試驗例2中，藍寶石晶圓被牢固地貼
合於矽晶圓上。由該結果可知，藉由於貼合藍寶石晶圓與矽晶圓前實施表面活性化處理，可提高接合強度。
(實施例1)
使氧化膜予以成長50nm，以用量7.0×1016 atoms/cm2、加速電壓50KeV之能量注入氫離子、沒有進行倒角加工的6吋矽晶圓上，貼合3片2吋的藍寶石晶圓。在250℃下進行熱處理24小時後，自離子注入界面插入楔子進行機械性剝離。
於所得的複合晶圓中，可確認矽薄膜有被轉印於藍寶石晶圓上。由該結果可知，沒有對矽晶圓實施倒角加工時，對轉印的矽薄膜不會有影響。
(實施例2)
在使氧化膜予以成長50nm，以用量7.0×1016 atoms/cm2、加速電壓50KeV之能量注入氫離子、沒有進行倒角加工的4吋碳化矽晶圓上，貼合2片2吋的藍寶石晶圓。在250℃下進行熱處理24小時後，藉由自藍寶石晶圓側照射強力的可見光，自離子注入界面剝離轉印矽薄膜。可見光之光源係使用RTA、綠色雷射光、及閃光燈光。
於全部的光源中，可確認矽薄膜沒有問題地轉印於藍寶石晶圓上。由該結果可知，沒有對矽晶圓實施倒角加工時，對轉印的矽薄膜不會有影響。
(實施例3)
在藉由CVD法使氧化膜予以50nm成膜，以用量9.8×1016 atoms/cm2、加速電壓70KeV之能量注入氫離子、沒有進行倒角加工的4吋碳化矽晶圓上，貼合3片2吋的藍寶石晶圓。在250℃下進行熱處理24小時後，自離子注入界面插入楔子進行機械性剝離。
於所得的複合晶圓中，可確認矽薄膜轉印於藍寶石晶圓上。由該結果可知，沒有對矽晶圓實施倒角加工時，對轉印的矽薄膜不會有影響。
11,12‧‧‧操作晶圓
11s,12s‧‧‧表面
13‧‧‧施體晶圓
13s‧‧‧表面
13B‧‧‧薄膜
13b‧‧‧沒有被貼合的薄膜部分
14‧‧‧氫離子注入層
15‧‧‧經貼合的晶圓
16,17‧‧‧複合晶圓
21‧‧‧操作晶圓
22‧‧‧施體晶圓
〔第1圖〕係表示複合晶圓之製造方法的一步驟例圖。
〔第2圖〕係對1片施體晶圓而言，貼合1片操作晶圓(第2(A)圖)、2片操作晶圓(第2(B)圖)，實施熱處理時之施體晶圓彎曲的晶圓之截面圖。
〔第3圖〕係對1片施體晶圓而言，使用3片操作晶圓時之一例示圖。
〔第4圖〕係對1片施體晶圓而言，使用4片操作晶圓時之一例示圖。
11,12‧‧‧操作晶圓
11s,12s‧‧‧表面
13‧‧‧施體晶圓
13s‧‧‧表面
13B‧‧‧薄膜
13b‧‧‧沒有被貼合的薄膜部分
14‧‧‧氫離子注入層
15‧‧‧經貼合的晶圓
16,17‧‧‧複合晶圓

Claims (10)

  1. 一種複合晶圓之製造方法，其特徵為至少含有自具有與至少2片操作晶圓之直徑合計量相同或較大的直徑之施體晶圓表面注入氫離子，使在內部形成有氫離子注入層之該施體晶圓之該表面與前述至少2片操作晶圓之表面貼合的步驟；使前述經貼合的貼合晶圓實施溫度為200~400℃之熱處理的步驟；及於前述熱處理後，沿著前述氫離子注入層剝離前述操作晶圓上之薄膜，且製得在該操作晶圓上轉印有該薄膜之複合晶圓的剝離轉印步驟。
  2. 如申請專利範圍第1項之複合晶圓之製造方法，其中前述施體晶圓之直徑為6~12吋，前述至少2片操作晶圓之各直徑為2~6吋。
  3. 如申請專利範圍第1或2項之複合晶圓之製造方法，其中對前述施體晶圓之前述表面與前述操作晶圓之前述表面中之任一個或兩個表面實施表面活性化處理。
  4. 如申請專利範圍第1或2項之複合晶圓之製造方法，其中前述施體晶圓及前述操作晶圓各為矽晶圓、附氧化膜之矽晶圓、玻璃、石英、藍寶石、碳化矽或氮化鎵中之任一種。
  5. 如申請專利範圍第4項之複合晶圓之製造方法，其中前述施體晶圓為矽晶圓或附氧化膜之矽晶圓，前述操作晶圓為玻璃、石英或藍寶石。
  6. 如申請專利範圍第1或2項之複合晶圓之製造方法，其中前述施體晶圓或前述操作晶圓中之任一方為透明晶圓，前述剝離轉印步驟包含自前述透明晶圓側照射可見光。
  7. 如申請專利範圍第6項之複合晶圓之製造方法，其中前述可見光之光源為RTA、雷射光或閃光燈光。
  8. 如申請專利範圍第1或2項之複合晶圓之製造方法，其中前述操作晶圓為玻璃、石英或藍寶石，前述剝離轉印步驟包含自前述操作晶圓側照射可見光。
  9. 如申請專利範圍第1或2項之複合晶圓之製造方法，其中前述操作晶圓為玻璃、石英或藍寶石，前述剝離轉印步驟包含對前述氫離子注入層施予機械性衝擊。
  10. 如申請專利範圍第1或2項之複合晶圓之製造方法，其中前述操作晶圓為玻璃、石英或藍寶石，前述剝離轉印步驟包含預先使前述氫離子注入層與劈開用構件接觸，自前述操作晶圓側照射可見光，同時施予機械性衝擊。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103696022B (zh) * 2013-12-27 2016-04-13 贵州蓝科睿思技术研发中心 一种离子注入分离蓝宝石的方法
WO2016007088A1 (en) * 2014-07-08 2016-01-14 Massachusetts Institute Of Technology Method of manufacturing a substrate
US9859458B2 (en) 2015-06-19 2018-01-02 QMAT, Inc. Bond and release layer transfer process
FR3041364B1 (fr) * 2015-09-18 2017-10-06 Soitec Silicon On Insulator Procede de transfert de paves monocristallins
CN106992140A (zh) * 2016-01-20 2017-07-28 沈阳硅基科技有限公司 一种采用激光裂片技术制备soi硅片的方法
KR20200005310A (ko) * 2018-07-06 2020-01-15 고려대학교 산학협력단 하이브리드 불순물 활성화 방법
US11450734B2 (en) * 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
CN111910155B (zh) * 2020-06-30 2022-05-31 北京航空航天大学合肥创新研究院 一种薄膜材料的改性方法及改性薄膜材料

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090047771A1 (en) * 2007-08-17 2009-02-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method and manufacturing apparatus of semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349207A (en) * 1993-02-22 1994-09-20 Texas Instruments Incorporated Silicon carbide wafer bonded to a silicon wafer
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
JP3822043B2 (ja) * 2000-09-25 2006-09-13 太陽誘電株式会社 チップ部品組立体の製造方法
JP4531694B2 (ja) 2002-07-17 2010-08-25 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 支持体に転移する材料から成る有用な層の面積を拡大する方法
FR2858875B1 (fr) * 2003-08-12 2006-02-10 Soitec Silicon On Insulator Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US8993410B2 (en) * 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
JP5498670B2 (ja) * 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5506172B2 (ja) * 2007-10-10 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US20090166654A1 (en) * 2007-12-31 2009-07-02 Zhiyin Gan Light-emitting diode with increased light efficiency
KR20090106822A (ko) * 2008-04-07 2009-10-12 삼성전자주식회사 웨이퍼 본딩 방법 및 그 방법에 의해 본딩된 웨이퍼 구조체
EP2157602A1 (en) * 2008-08-20 2010-02-24 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A method of manufacturing a plurality of fabrication wafers
JP5389627B2 (ja) * 2008-12-11 2014-01-15 信越化学工業株式会社 ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP5700621B2 (ja) * 2009-04-24 2015-04-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9023729B2 (en) * 2011-12-23 2015-05-05 Athenaeum, Llc Epitaxy level packaging

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090047771A1 (en) * 2007-08-17 2009-02-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method and manufacturing apparatus of semiconductor device

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