JP5133908B2 - エピタキシによって支持基板上に得られる、非晶質材料の少なくとも1層の薄層を備える構造を製作する方法、およびその方法により得られた構造 - Google Patents

エピタキシによって支持基板上に得られる、非晶質材料の少なくとも1層の薄層を備える構造を製作する方法、およびその方法により得られた構造 Download PDF

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Description

本発明は、いわゆる固相エピタキシ(SPE)によって支持基板上に得られる、非晶質材料の少なくとも1層の薄層を備える構造を製作する方法に関する。
また、本発明は、そのような方法で得られた構造にも関する。
本発明の非限定的な適用例は、その上層が例えば、トランジスタなどのCMOS(相補型金属酸化膜半導体)構成要素を形成するためにドープされる、半導体基板の製作に関係する。
この点に関して、マイクロエレクトロニクスの分野では、電子部品を製作するための基板の層の電気抵抗を低減させようとする場合がある。抵抗のこうした低減はとりわけ、キャリア濃度を増大させることによって得ることができる。
その主要ステップが図1に概略的に示されるキャリア濃度の増大は、図1aに示す、一般にシリコンで製作される基板1を、図1bに関するドーパント種2を注入することによってドープする従来方式で得られる。この注入は一般に、例えばリンまたはホウ素などのドーパント種を用いて実施される。したがって、図1cに関する、そのような既知の方法によって得られた基板は、上部ドープゾーン3および下部結晶質ゾーン4を備える。
しかし、ドーパント種は、支持基板内にもたらすことができる最大キャリア濃度に対応する限界固溶度(limiting solubility)を有する。
したがって、基板を、1e20at/cm3程度の標準的な固溶限界を超えてドープできることが有利である。
この目的のために、いわゆる固相エピタキシ(SPE)を施すことも知られており、その主要ステップを図2に概略的に示す。
一般にシリコンである支持基板10を処理する場合の、固相エピタキシを図2に示す。
第1のステップ(図2b)中、シリコンなどの原子種11が、図2cに示すように支持基板10内に上部非晶質層12を形成するために、支持基板の上面から注入される。
したがって、原子種を注入した後、基板は、下部結晶質層13および上部非晶質層12を含む。
原子種11の注入により、非晶質層12の直下に、少数の(シリコンなどの)原子種を格子間位置に含む領域15も、その領域15の構造が<<非晶質>>であると述べることができない状態で生成されることに留意されよう。
第2の任意選択のステップでは、図2dおよび2eを参照すると、リンまたはホウ素などのドーピング種14が非晶質層12に注入される。
次に、図2fを参照すると、先のドーパント種を注入する任意選択のステップ後に低温再結晶化アニールが実施され、次いで、ドーパント種14が層12内の大部分において置換位置に配置されるように、非晶質層12に注入されたドーパント種14が活性化される。
低温再結晶化アニール(low temperature recrystallization annealing)とは、基板10の、シード層の役割を果たす結晶質層13から非晶質層12が再結晶化することが可能になる、550℃から650℃の温度での熱処理を意味する。
そのような技法を用いると、ドーパントを、支持基板10内でその限界固溶度を超えて活性化させることが可能になる。シリコンの場合、最も通用しているドーパントの限界固溶度は、800℃から1150℃の温度の場合、1e18から1.5e20at/cm3の範囲であることに留意されよう。ドーパントの固溶度がこのように増大することによって、支持基板10内のキャリア濃度が増大することが可能になり、それにより、基板上に製作される電子部品のソース/ドレイン抵抗の低下が生じ、その結果、前記部品が低消費電力になる。
しかし、この技法には欠点も伴う。実際に、エンドオブレンジ(EOR)タイプの欠陥が、再結晶化アニールの終わりに、再結晶化された層12の直下にある領域15内に生成される。
こうしたEOR欠陥は、非晶質化ステップ中に現れて、再結晶化ステップ中に発達する結晶欠陥によって生じる。
こうしたEOR欠陥は、電気的性能、より具体的には、基板10のキャリア移動度をかなり悪化させ、その結果、そうした基板が電子部品の製作に適さなくなる。
したがって、SPEタイプの方法には、それが実際に、基板内でドーパントの限界固溶度が増大するのを可能にする場合、いくつかの制限が伴う。
<< Silicon-On-Insulator Technology : Materials to VLSI, 2nd Edition >> of Jean-Pierre Colinge by << Kluwer Academic Publishers >>, pages 50 and 51 << E.P. EerNisse; Investigation of Ion Implantation Damage with Stress >>, Proc. 1st INT. Conf. On Ion Implantation, Gordon and Breach, London, 17 (1971).
本発明の目的は、それらの制限を取り除く可能性をもたらすことである。
この目的のために、本発明によれば、少なくとも1層の薄層を備える構造を支持基板上に製作する方法であって、
−いわゆる中間構造であって、
−非晶質層、
−点欠陥を含み、前記非晶質層の直下にある第1の結晶質層、および
−中間構造の下部内にある第2の結晶質層
を備える中間構造を、前記支持基板から形成するステップと、
−前記中間構造の上面上に、受取基板を接合するステップと、
−点欠陥が生じた前記中間構造の前記層を、前記非晶質層が前記中間構造の前記上層となるように除去するステップと
を少なくとも含む点において注目すべき方法が提案される。
本発明による方法に従って得られる構造により、基板がドーパントの限界固溶度を超えてドープされることが可能になる。さらに、ドープ可能基板は、どんな点欠陥も含まない。
非晶質層は、例えば、エピタキシャル成長された(epitaxied)結晶質層を堆積させ、続いて前記層を全体的または部分的に非晶質化することによって、またはさらに言えば非晶質層を堆積させることによって、中間構造の表面に、または中間構造上に形成される。
あるいは、非晶質層は中間構造内に、中間構造の上層、いわゆる表面非晶質層となるように形成することもできる。
別の代替手段によれば、非晶質層は中間構造内に、中間構造の上部内にある第3の結晶質層の直下にある埋込み層、いわゆる埋込み非晶質層となるように形成される。
好ましくは、非晶質層は、前記支持基板に種を注入することによって得られる。
受取基板を接合するステップの前に、非晶質層を、前記中間構造の上面を通じて種を注入することによってドープするステップが含まれる。
非晶質層を形成するステップ、および点欠陥が生じた中間構造の層を除去するステップの後で、受取基板を接合するステップの前に、非晶質層を、種を注入することによってドープするステップが含まれる。
非晶質層に注入されるドーパントは、前記非晶質層を再結晶化させる熱処理を施すことによって活性化される。
前記熱処理は、550から650℃で1から2時間実施される。
点欠陥が生じた中間構造の層を除去するステップは、好ましくは、中間構造内に弱化ゾーン(weakened zone)を形成し、次いで応力(stress)を印加することによって得られる。
非晶質層の形成中に点欠陥が生じた中間構造の層を除去するステップは、
−中間構造内に埋込み弱化ゾーンを形成するように、イオンまたはガス種を中間構造の上層を通じて注入するステップと、
−弱化ゾーン内に割れ(fracture)を生じさせて、中間構造の上層を切り離す(detachment)ステップと
に従って実施される。
さらに、支持基板上にある、非晶質材料の少なくとも1層の薄層を備える基板に存在する構造であって、受取基板、中央結晶質層、および非晶質層を備え、前記受取基板、結晶質層、および非晶質層にどんなEORタイプの点欠陥もない点において注目すべき構造が提案される。
また、少なくとも1つの受取基板、およびどんなEORタイプの点欠陥もない上部ドープ結晶質層を備える基板に存在する構造であって、前記ドープ結晶質層が、1e20at/cm3以上のドーパント濃度を有する点で注目すべき構造も提案される。
本発明の他の利点および特徴は、従来技術に関して解説がなされた図1および2に加えて、添付の図面を参照して、本発明による方法の非限定的な例として示すいくつかの代替実施形態についての以下の説明から、より十分に明らかになるであろう。
いくつかの代替実施形態を企図することができる本発明の好ましい実施形態について説明する。
(埋込み非晶質層、および注入による弱化による点欠陥の除去を用いた代替実施形態)
図3を参照すると、本発明の好ましい一実施形態によれば、本発明に係る方法は、基板32(図3a)の上面から種31(図3b)を、図3cに関する埋込み非晶質層33を形成するように注入するステップを含む。
基板32は例えば、水平方向に広がる一般的なディスク形状を有する。さらに、以下の説明では、上面、すなわち基板32の上面とは、種31の第1の注入を受ける面を意味する。
基板32は、シリコンなどの半導体材料である。
また種31は、例えばSiでよい。
埋込み層33を得るためには、注入される種31によってその結晶性が変更されない領域34を基板32の表面に保持するために、注入パラメータが制御される。
埋込み非晶質層33を形成した後、支持基板32は、結晶質のままである上層34、上部結晶質層34の下にある埋込み非晶質層33、埋込み非晶質層33の直下にある、結晶点欠陥を含む中央結晶質層35、および下部結晶質層36からなる、図3cに関するいわゆる中間構造32’を有する。点欠陥は格子間(interstitial)Si原子であり、それらは、図2c〜2eの層15の欠陥に相当し、それらが、EORタイプの点欠陥の原因である。
任意選択で、図3dを参照すると、ホウ素および/またはリンなどのドーパント種37が、非晶質層33に局所的に、または非晶質層33内の全プレートに、中間構造32’の上面を通じて注入される。
次いで、出版物(非特許文献1参照)に記載のSmart Cut(商標)法に従って、イオンおよび/またはガス種38が、図3eに点線として示す埋込み弱化ゾーン39を基板内に形成するように基板の上面を通じて注入される。
ゾーン39は、非晶質化中に形成された層35の点欠陥の近くに配置される。
この弱化ゾーン39は、層36内で層35の近くに形成され、後に見られるように、層36の一部分が切り離されるのを可能にする。
この弱化注入ステップは、好ましくは、(水素だけ、ヘリウムだけなどを用いた)注入、少なくとも2つの異なる原子種、例えば水素とヘリウム(これらは連続して注入され、ヘリウムが好ましくは水素より前に注入される)を用いた共注入(co−implantation)を施すものである。
この例では、前記種注入のパラメータが、弱化ゾーン39を中間構造32’の点欠陥35の下方に形成するように選択されることに気付くであろう。
しかし、弱化注入パラメータは、弱化ゾーン39が点欠陥35の高さに配置されるように選択してもよい。
次に、図3fを参照すると、中間構造32’の上部結晶質層34上に、受取基板40が任意の適切な手段によって接合される。
以下の説明では、接合とは、受取基板40を中間構造32’上に、それらを組み立てるために密接に接触させることを意味する。この接合は、次の異なる方法に従って得ることができる。
−Siなどの半導体材料の受取基板40の表面を、中間構造32’の表面に直接接触させる。
−接続層を形成するために、中間構造32’の表面上に非晶質材料層を形成し、かつ/または第2の接続層を形成するために、受取基板40の表面上に非晶質材料層を形成し、中間構造32’と受取基板40のそれぞれに対応する接続層の表面同士を接触させる。
−少なくとも中間構造32’および/または受取基板40の表面上に、接合界面を形成する。
−後半の2つの方法を組み合わせる。
補助的に、中間構造32’の面上に受取基板40を接合する際、本発明による方法は、必要に応じて、接合を強化し、より低い温度での移転を可能にするために、プラズマ活性化ステップを含む。
図3gを参照すると、中間構造32’の結晶質層36が、Smart Cut(商標)法に従って、熱処理および/または応力印加により、弱化ゾーン39において切り離される。
次いで、中間構造32’の残りの結晶質層の上面を、例えば化学的機械的平坦化(CMP)タイプの方法によって、非晶質層33が中間構造32’の上層になるまで研磨を続け、それによって、結晶欠陥を多く含むゾーン35が除去される。
図3hを参照すると、下部受取基板40、中央結晶質層34、および上部ドープ非晶質層33を備える第1の最終基板が得られる。
任意選択で、ドープステップがまだ実施されておらず、かつ最終の高ドープ結晶質構造を得ることが目標である場合、非晶質層33にホウ素および/またはリンなどのドーパント種37’が注入される。
非晶質層33を形成した直後または第1の最終基板を得た後の、非晶質層33をドープするステップ後に実施される再結晶化アニールによって、図3iを参照すると、非晶質層33が、シード層の役割を果たす結晶質層34から再結晶化する。この再結晶化アニール中、非晶質層33に初めに注入されたドーパント種が、さらに活性化される。
再結晶化し、ドーパント種を活性化させるためのこのアニールは、550℃から650℃で1から2時間実施される低温熱処理を含む。再結晶化アニールは、点欠陥が先のCMPタイプの研磨ステップ中に除去されたので、エンドオブレンジ(EOR)タイプの点欠陥が形成されることなく実施されることに気付くであろう。
それによって得られた図3iに示す基板は、一方では下部受取基板40を備え、他方では、どんなEORタイプの点欠陥もなく、1e20at/cm3以上のドーパント濃度を有する上部ドープ結晶質層41を備える。
このような基板は、例えばトランジスタなどのCMOS構成要素を収容することができる。
この特定の例示的実施形態では、中間構造32’の上面上に受取基板40が接合される。
(表面非晶質層、および注入による弱化による点欠陥の除去を用いた代替実施形態)
本発明の別の実施形態によれば、図4を参照すると、この方法は、基板52(図4a)の上面から種51(図4b)を、図4cに関する表面非晶質層53を形成するために注入するステップを含む。
基板52は、前述した実施形態と同じように、シリコンなどの半導体材料である。
種51は、例えばSiでよい。
表面非晶質層53を得るためには、注入される種51によってその結晶性が変更されない領域56を徹底して保持するために、注入パラメータが制御される。
非晶質層53は、基板52上に直接堆積させることもできることに留意されよう。
表面非晶質層53を形成した後、支持基板52は、上部表面非晶質層53、点欠陥を含む中央結晶質層55、および下部結晶質層56を備える、図4cに関するいわゆる中間構造52’を有する。点欠陥は、格子間Si原子であり、それらは、図2c〜2eの層15の欠陥に相当する。
図4dを参照すると、ホウ素および/またはリンなどのドーパント種57が、表面非晶質層53に局所的に、または表面非晶質層53内の全プレートに、原子構造52’の上面を通じて注入される。
次いで、中間構造52’は、上部ドープ表面非晶質層53、点欠陥を含む中央結晶質層55、および下部結晶質層56を備える。
図4fを参照すると、再結晶化アニールによって、ドープ表面非晶質層53が、シード層の役割を果たす結晶質層56から再結晶化する。再結晶化アニール中、表面非晶質層53に初めに注入されたドーパント種が、さらに活性化される。
再結晶化し、ドーパント種を活性化させるためのこのアニールは、550℃から650℃で1から2時間実施される低温熱処理である。
それによって得られた図4gに示す基板は、上部ドープ結晶質層57、点欠陥を含む中央結晶質層55、および下部結晶質層56を備える。
次いで、出版物(非特許文献1参照)に記載のSmart Cut(商標)法に従って、イオンおよび/またはガス種58が、基板内で、図4gに点線として示す埋込み弱化ゾーン59をドープ結晶質層57内に形成するように、基板の上面を通じて注入される。
ゾーン59は、非晶質化中に形成された層55の点欠陥の近くに配置される。
この弱化ゾーン59は、層57内で層55の近くに形成され、後に見られるように、層56の一部分が切り離されるのを可能にする。
この弱化注入ステップは、好ましくは、(水素だけ、ヘリウムだけを用いた)注入、少なくとも2つの異なる原子種、例えば水素とヘリウム(これらは連続して注入され、ヘリウムが好ましくは水素より前に注入される)の共注入を施すものである。
この例では、前記種注入のパラメータが、弱化ゾーン59を中間構造52’の点欠陥55の上方に形成するように選択されることに気付くであろう。
図4hを参照すると、中間構造52’の上部ドープ結晶質層57上に、受取基板60が任意の適切な手段によって接合される。
図4iを参照すると、中間構造52’の結晶質層56および点欠陥を含む層55が、Smart Cut(商標)法に従って、熱処理および/または応力印加により、弱化ゾーン59において切り離される。
次いで、ドープ結晶質層57の上面を仕上げるための処理を続ける。
図4iを参照すると、下部受取基板60および上部ドープ結晶質層57からなる最終基板が得られる。
EORがない高ドープゾーンを含む基板が、直接シリコン接合(DSB)によって形成されるのを可能にする本発明による方法のこの代替実施形態では、非晶質層53の再結晶化が、受取基板60上への移転より前に実施されることに留意されたい。これは、非晶質層の再結晶化が、ドーピングを活性化させるためのSPE前に高過ぎる温度で熱処理を実施するのを回避するために熱処理の正確な制御が必要であった移転の後に実施される先の代替実施形態とは異なる。
したがって、この新しい代替実施形態では、高すぎる熱バランスを施すべきではなく、活性化された基板が準安定状態にとどまるので、好ましくは400〜500℃未満の熱バランスを施せることに気付くであろう。
さらに、この代替実施形態では、接合用に絶縁層を設けることもできる。
(埋込み非晶質層、および多孔質層の形成による点欠陥の除去を用いた代替実施形態)
本発明の第3の実施形態によれば、図5を参照すると、この方法は、シリコンなどの半導体材料で得られた基板62(図5a)上に、弱化多孔質層61(図5b)を形成するステップを含む。
図5cおよび5dを参照すると、弱化多孔質層61上に、エピタキシ63によって上部結晶質層64が堆積される。
この方法は、次いで、結晶質層64の上面から種65(図5e)を、図5fに関する埋込み非晶質層66を形成するように注入するステップを含む。
種65は、例えばSiでよい。
埋込み層66を得るためには、どんな種65も実質的に受け取らない領域67を基板の表面に保持するように、注入パラメータが制御される。
埋込み非晶質層66を形成した後、基板は、結晶質のままである上層67、上部結晶質層67の下にある埋込み非晶質層66、点欠陥を含む中央結晶質層68、第1の下部結晶質層69、弱化多孔質層61、および第2の下部結晶質層70を備える、図5fに関するいわゆる中間構造62’を有する。
任意選択で、図5gを参照すると、ホウ素および/またはリンなどのドーパント種71が、非晶質層66に局所的に、または非晶質層66内の全プレートに、中間構造62’の上面を通じて注入される。それによって、非晶質層66がドープされる。
図5hを参照すると、次いで、受取基板72が、中間構造62’の上部結晶質層67上に、任意の適切な手段によって接合される。
図5iを参照すると、結晶質層69または中間構造62’が、応力を印加することによって多孔質層61のゾーンにおいて切り離される。
次いで、中間構造62’の残りの結晶質層69の上面を、例えば化学的機械的平坦化(CMP)タイプの方法によって、ドープ非晶質層66が中間構造62’の上層となるまで研磨を続け、それによって、点欠陥を多く含むゾーン68が除去される。(図5i)。
任意選択で、ドープステップがまだ実施されておらず、かつ最終の高ドープ結晶質構造を得ることが目標である場合、図5iに関して、非晶質層66にホウ素および/またはリンなどのドーパント種71’が注入される。
再結晶化アニールによって、図5iを参照すると、ドープ非晶質層66が、シード層の役割を果たす結晶質層67から再結晶化する。この再結晶化アニール中、非晶質層66に初めに注入されたドーパント種が、さらに活性化される。
再結晶化し、ドーパント種を活性化させるためのこのアニールは、550℃から650℃で1から2時間実施される低温熱処理である。この再結晶化アニールは、EOR欠陥を引き起こす結晶点欠陥が、先に実施された研磨ステップ中に除去されたので、エンドオブレンジタイプの点欠陥が形成されることなく実施されることに気付くであろう。
それによって得られた、図5jに示す、下部受取基板72および上部ドープ結晶質層73を備える基板は、例えばトランジスタなどのCMOS構成要素を収容することができる。
(表面非晶質層、および多孔質層の形成による点欠陥の除去を用いた代替実施形態)
本発明の第4の実施形態によれば、図6を参照すると、この方法は、シリコンなどの半導体材料で得られた基板82(図6a)上に、弱化多孔質層81(図6b)を形成するステップを含む。
図6cおよび6dを参照すると、弱化多孔質層81上に、エピタキシ83によって上部結晶質層84が堆積される。
この方法は、次いで、結晶質層84の上面から種85(図6e)を、図6fに関する表面非晶質層86を形成するために注入するステップを含む。
種85は、例えばSiでよい。
表面非晶質層86を得るためには、当業者に周知の方法で注入パラメータが制御される。
表面非晶質層86は、非晶質層を直接堆積させることによって形成することもできることに気付くであろう。
表面非晶質層86を形成した後、基板は、上部表面非晶質層86、点欠陥を含む中央結晶質層87、いわゆる埋込み結晶質層である第1の結晶質層88、埋込み結晶質層88の下にある弱化多孔質層81、および、いわゆる下部結晶質層である第2の結晶質層89を備える、図6fに関するいわゆる中間構造82’を有する。
任意選択で、図6gを参照すると、ホウ素および/またはリンなどのドーパント種90が、表面非晶質層86に局所的に、または表面非晶質層86内の全プレートに、中間構造82’の上面を通じて注入される。それによって、表面非晶質層86がドープされる。
再結晶化アニールによって、図6hを参照すると、ドープ表面非晶質層86が、シード層の役割を果たす結晶質層88から再結晶化する。この再結晶化アニール中、表面非晶質層86に初めに注入されたドーパント種が、さらに活性化される。
再結晶化し、ドーパント種を活性化させるためのこのアニールは、前述した方法と同じように、550℃から650℃で1から2時間実施される低温熱処理である。
それによって得られた図6hに示す基板は、例えばトランジスタなどのCMOS構成要素を収容することができる上部ドープ結晶質層、EORタイプの点欠陥を含む中央結晶質層87、いわゆる埋込み結晶質層である第1の結晶質層88、埋込み結晶質層88の下にある弱化多孔質層81、および、いわゆる下部結晶質層である第2の結晶質層89を備える。
図6iを参照すると、中間構造82’の上部ドープ結晶質層86上に、受取基板91が任意の適切な手段によって接合される。
図6iを参照すると、下部結晶質層89が、応力を印加することによって弱化多孔質層81で切り離される。
次いで、中間構造82’の残りの結晶質層88の上面を、例えば化学的機械的平坦化(CMP)タイプの方法によって、ドープ結晶質層86が中間構造82’の上層になるまで(図6j)研磨を続け、それによって、層87内にあるEOR欠陥が除去される。
それによって得られた、図6jに示す、下部受取基板91および上部ドープ結晶質層86を備える基板は、例えばトランジスタなどのCMOS構成要素を収容することができる。
任意選択で、ドープ結晶質層86の上面を仕上げるための処理を続ける。
本発明に従って得られる基板の、非限定的であるが特定の例示的実施形態について、図3を参照して以下に説明する。
(実施例)
図3を参照すると、構造を製作する方法は、シリコンなどの半導体材料で得られた基板102(図3a)の上面から種101、すなわちシリコン(図3b)を、図3cに関する埋込み非晶質層103を形成するために注入するステップを含む。
埋込み非晶質層103を得るためには、基板102の表面に領域104を保持するために、注入パラメータが制御される。
埋込み非晶質層の特性(深さおよび幅)は、量および注入エネルギーによって完全に調整可能である。Si基板を非晶質化するためにそこに注入すべきシリコンの等電種(iso−electric species)、すなわちGe、SnまたはSi自体を選択した後、エネルギーおよび量を選択すべきである。以下に、これらの特性を確立することができる手順を示す。
最も使用されるモデルは、SteinおよびVookにより最初に提案された、臨界エネルギー密度のモデルである(非特許文献2参照)。点欠陥の臨界濃度に達すると、結晶は非晶質状態に自発的に遷移する。欠陥濃度は、ターゲットが受け取る核エネルギー密度に関連する。核衝突における堆積された損傷エネルギー密度の臨界値(Edc)が、欠陥の臨界濃度に関連する。結果として、臨界値に達する場合、結晶/非晶質遷移が発生する。このモデルから、結晶/非晶質界面が位置する深さxを、以下の関係によって推定することが可能である。
量*Ed(x)=Ed
臨界エネルギー密度Edcは、Si+イオン、Ge+イオン、またはSn+イオンを注入することによるSiの非晶質化に関して広く調査されている実験パラメータである。例えば、ゲルマニウムの場合、この値は2eV/atである。FLOOPS(登録商標)またはLUPIN(登録商標)などの商用コンピュータによるシミュレーションから、深さxにおける入射イオンあたりの損傷エネルギー分布(Ed(x))を得ることが可能である。次いで、所与の注入エネルギーについて、曲線[量*Ed(x)]対深さxをプロットすることによって、非晶質ゾーンの位置を詳細に突き止めることが可能である。
図7のグラフは、15keV(a)、25keV(b)、50keV(c)、80keV(d)、150keV(e)でSi基板にGe注入する場合の曲線の一例を示す。臨界損傷エネルギーは、2eV/atの標準値とする。次いで、これらの曲線によって、非晶質層の特性を提示することが可能である。所与のエネルギー、例えば15keVにおいて、注入されるGeの量に応じて、非晶質層が埋め込まれ、または表面上に広がる。前記発明と同様に非晶質層を埋め込むために、注入量は、選択された注入エネルギーに対応する曲線の座標軸x=0での第1の値よりも少ないままである必要がある。例えば、Ge+を150keV(曲線e)でSiに注入する場合、層が埋め込まれるように、注入量は5e13at/cm2未満である必要がある。したがって、3e13at/cm2という量では、表面下約140Åから開始して、深さ1090Åで終了する非晶質層、すなわち約950Åという非晶質層の厚さが得られる。したがって、結晶質構造が、最初の140オングストロームにわたって保持される。この結晶被膜は、非晶質層を後に再構築するためのシードとして働く。
埋込み非晶質層103を形成した後、支持基板102は、結晶質のままである上層104、上部結晶質層104の下にある埋込み非晶質層103、点欠陥を含む中央結晶質層105、および下部結晶質層106を備える、図3cに関するいわゆる中間構造102’を有する。こうした点欠陥は、格子間Si原子であり、それらは、図2c〜2eの層15の欠陥に相当する。
図3dを参照すると、ホウ素および/またはリンなどのドーパント種107が、非晶質層103に局所的に、または非晶質層103内の全プレートに、中間構造102’の上面を通じて注入される。
次いで、出版物(非特許文献1参照)に記載のSmart Cut(商標)法に従って、イオンおよび/またはガス種108が、図3eに点線として示す埋込み弱化ゾーン109を基板内に形成するために、基板の上面を通じて注入される。
ゾーン109は、非晶質化中に形成された層105の点欠陥の近くに配置される。
この弱化ゾーン109は、層106内で層105の近くに形成され、後に見られるように、層106の一部分が切り離されるのを可能にする。
この弱化注入ステップは、好ましくは、(水素だけ、ヘリウムだけなどを用いた)注入、少なくとも2つの異なる原子種、例えば水素とヘリウム(これらは連続して注入され、ヘリウムが好ましくは水素より前に注入される)の共注入を施すものである。
水素およびヘリウムの注入は、濃度極大点を、上記の実施例では1090Åを越えたところに配置するために調整される。水素は、例えば25keVで、1e16cm-2という量を用いて注入することができ、それにより濃度極大点が、およそ2500Åの深さに、すなわち、図8からこれについて分かるように、第2の非晶質/結晶界面から1410Å越えたところに配置される。ヘリウムは、約40keVおよび1e16cm-2で注入され、それにより濃度極大点が、約2750Åの深さに、すなわち、第1の水素注入の濃度極大点から250Å越えたところに配置される。材料の割れは、水素のほぼ濃度極大点のところ、すなわち表面下約2500Åのところの、図8のグラフ上に点線として示す<<割れゾーン>>において生じる。
図3fを参照すると、次いで、中間構造102’の上部結晶質層104上に、受取基板110が任意の適切な手段によって接合される。
図3gを参照すると、中間構造102’の結晶質層106が、Smart Cut(商標)法に従って、熱処理および/または応力印加により、弱化ゾーン109において切り離される。
次いで、中間構造102’の残りの結晶質層の上面を、例えば化学的機械的平坦化(CMP)タイプの方法によって、非晶質層103が中間構造102’の上層となるまで研磨を続け、それによって、点欠陥を多く含むゾーン105が除去される。
研磨ステップは、図8のグラフによれば1750Åのシリコンを除去するために、CMPと呼ばれる周知のメカノケミカルポリシングである。
図3hを参照すると、下部受取基板110、140Åの厚さを有する中央結晶質層104、および610Åの厚さを有する上部ドープ非晶質層103を備える、第1の最終基板が得られる。
非晶質層103を形成した直後または第1の最終基板を得た後の、非晶質層103をドープするステップ後に実施される再結晶化アニールによって、図3iを参照すると、非晶質層103が、シード層の役割を果たす結晶質層104から再結晶化する。この再結晶化アニール中、非晶質層103に初めに注入されたドーパント種が、さらに活性化される。
再結晶化し、ドーパント種を活性化させるためのこのアニールは、550℃から650℃で1から2時間実施される低温熱処理である。
それによって得られた図3iに示す基板は、下部受取基板110、および140Åの厚さを有する上部ドープ結晶質層111を備える。
上記の詳細な各例は、点欠陥が生じた中間構造の層の除去が、中間構造内に形成された弱化ゾーンで切り離すことにより実施される諸実施形態について示すものである。
しかし、それらの例は限定的ではなく、そのような除去は、接合後に中間構造の裏面を、その制御された厚さを例えば、任意の他の既知の形態の機械的および/または化学的エッチングによるものであっても、そのエッチングまたはポリシングにより除去する目的でエッチングすることにより、実施することも可能である。
最後に、全ての層移転パラメータを、とりわけ注入される種、注入エネルギー、および注入量の内容に応じて企図することができ、今述べてきた例が、本発明の適用例に関して決して限定的ではないことが、非常に明白である。
キャリア濃度の増大の主要ステップを概略的に示す図である。 いわゆる固相エピタキシ(SPE)を施す主要ステップを概略的に示す図である。 本発明による、基板を製作する方法の主要ステップの概略図である。 本発明による、基板を製作する方法の第1の代替実施形態の主要ステップの概略図である。 本発明による、基板を製作する方法の第2の代替実施形態の主要ステップの概略図である。 本発明による、基板を製作する方法の第3の代替実施形態の主要ステップの概略図である。 異なる注入エネルギーに関するSiGe系の量/深さの図である。 注入された種の濃度と基板内の深さの関係を示すグラフである。

Claims (13)

  1. 受取基板(40、60、72、91)上に少なくとも1つの層を備える最終基板を製作する方法であって、
    −支持基板(32、52、62、82)から中間構造(32’、52’、62’、82’)を形成するステップであって、前記中間構造は、上面、前記上面から前記支持基板への制御された種注入によって得られた非晶質層(33、53、66、86)、前記種注入のために、前記非晶質層の直下にエンドオブレンジタイプの点欠陥を含む第1の結晶質層(35、55、68、87)、および、前記中間構造の下部内にある第2の結晶質層(36、56、70、89)を有するステップと、
    −前記非晶質層(33、53、66、86)を、前記中間構造(32’、52’、62’、82’)の上面を通じて種を注入することによってドープするステップと、
    −前記非晶質層(33、53、66、86)を再結晶化させる熱処理を施すことによって、前記非晶質層(33、53、66、86)に注入されたドーパントを活性化するステップと、
    −前記中間構造の前記上面に、前記受取基板を接合するステップと、
    −前記中間構造の前記第1および第2の結晶質層を除去して、前記非晶質層を前記中間構造の上層とし、前記非晶質層が前記エンドオブレンジタイプの点欠陥を含まないようにするステップと
    を含むことを特徴とする方法。
  2. 前記非晶質層(33、53、66、86)は、前記中間構造(32’、52’、62’、82’)の表面に形成されることを特徴とする請求項1に記載の方法。
  3. 前記非晶質層(33、53、66、86)は、前記中間構造(32’、52’、62’、82’)上に形成されることを特徴とする請求項2に記載の方法。
  4. 前記非晶質層(33、53、66、86)は、エピタキシャル成長された結晶質層(53、64)を堆積させ、続いて前記層(53、84)を全体的または部分的に非晶質化することによって形成されることを特徴とする請求項3に記載の方法。
  5. 前記非晶質層(33、53、66、86)は、前記中間構造(32’、52’、62’、82’)内に、前記中間構造(32’、52’、62’、82’)の上層、いわゆる表面非晶質層(53、86)となるように形成されることを特徴とする請求項2に記載の方法。
  6. 前記非晶質層(33、53、66、86)は、前記中間構造(32’、52’、62’、82’)内に、前記中間構造(32’、52’、62’、82’)の上部内にある第3の結晶質層(34、67)の直下にある埋込み層、いわゆる埋込み非晶質層(33、53、66、86)となるように形成されることを特徴とする請求項2に記載の方法。
  7. 前記非晶質層(33、53、66、86)は、前記支持基板(32、52、62、82)に種を注入することによって得られることを特徴とする請求項5または6に記載の方法。
  8. 前記熱処理は、550から650℃で1から2時間実施されることを特徴とする請求項に記載の方法。
  9. 点欠陥が生じた前記中間構造(32’、52’、62’、82’)の前記層(35、55、68、87)を除去する前記ステップは、前記中間構造(32’、52’、62’、82’)内に弱化ゾーン(39、57、61、81)を形成し、次いで応力を印加することによって得られることを特徴とする請求項1乃至のいずれかに記載の方法。
  10. 前記非晶質層(33、53、66、86)の形成中に点欠陥が生じた、前記中間構造(32’、52’、62’、82’)の前記層(35、55、68、87)を除去する前記ステップは、
    −前記中間構造(32’、52’、62’、82’)内に埋込み弱化ゾーン(39、59)を形成するように、イオンまたはガス種を前記中間構造(32’、52’、62’、82’)の上層を通じて注入するステップと、
    −前記弱化ゾーン(39、59)内に割れを生じさせて、前記中間構造(32’、52’、62’、82’)の上層を切り離すステップと
    に従って実施されることを特徴とする請求項に記載の方法。
  11. 前記種注入のパラメータは、前記弱化ゾーン(39、59)が、前記点欠陥を含む前記層(35、55)に配置されるように選択されることを特徴とする請求項10に記載の方法。
  12. 前記種注入のパラメータは、前記弱化ゾーン(59)が、前記点欠陥を含む前記層(55)の上方に配置されるように選択されることを特徴とする請求項10に記載の方法。
  13. 前記種注入のパラメータは、前記弱化ゾーン(39)が、点欠陥を含む前記層(35)の下に配置されるように選択されることを特徴とする請求項10に記載の方法。
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