KR100614860B1 - 원하는 기판 상에 단결정 물질의 박막을 전달하는 방법 - Google Patents

원하는 기판 상에 단결정 물질의 박막을 전달하는 방법 Download PDF

Info

Publication number
KR100614860B1
KR100614860B1 KR1020017004056A KR20017004056A KR100614860B1 KR 100614860 B1 KR100614860 B1 KR 100614860B1 KR 1020017004056 A KR1020017004056 A KR 1020017004056A KR 20017004056 A KR20017004056 A KR 20017004056A KR 100614860 B1 KR100614860 B1 KR 100614860B1
Authority
KR
South Korea
Prior art keywords
hydrogen
substrate
injection
induced
temperature
Prior art date
Application number
KR1020017004056A
Other languages
English (en)
Other versions
KR20010079959A (ko
Inventor
괴젤레울리히
통퀸-이
Original Assignee
막스-플랑크-게젤샤프트 츄어 푀르더룽 데어 비쎈샤프텐 에.파우.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 막스-플랑크-게젤샤프트 츄어 푀르더룽 데어 비쎈샤프텐 에.파우. filed Critical 막스-플랑크-게젤샤프트 츄어 푀르더룽 데어 비쎈샤프텐 에.파우.
Publication of KR20010079959A publication Critical patent/KR20010079959A/ko
Application granted granted Critical
Publication of KR100614860B1 publication Critical patent/KR100614860B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S117/00Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10S117/915Separating from substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 단결정 박막을 제1 단결정 기판으로부터 제2 기판으로 전달하는 방법에 관한 것으로, 층분할에 필요한 수소 주입 도스에 관하여 수소 트랩 유발 이온을 수소 이온과 공동주입 및 그 조합에 의해 요구조건의 감소를 실현하고, 이어서 제1 기판의 주입된 층과 나머지 부분 사이의 접속을 약화시키도록 열처리한 후, 주입된 제1 기판과 제1 기판 사이에 강한 결합을 형성하고, 최종적으로 수소 충전 미세균열의 형성 및 성장에 의해 단결정 박막을 제1 기판의 잔여 부분으로부터 분할하기 위해 추가의 열처리를 행한다.
단결정, 박막, 전달, 수소 주입, 층분할, 공동주입, 열처리, 미세균열, 수소 트랩, 어닐링, 수소 유발 표면 부풀음, 에피택셜, 실리콘 웨이퍼

Description

원하는 기판 상에 단결정 물질의 박막을 전달하는 방법 {METHOD FOR THE TRANSFER OF THIN LAYERS OF MONOCRYSTALLINE MATERIAL ONTO A DESIRABLE SUBSTRATE}
본 발명은 제1 단결정(monocrystalline) 기판으로부터 제2 기판으로 단결정 물질의 박막을 전달하는 방법에 관한 것으로, 상기 전달된 박막은 초기에 제1 기판의 상부이다. 이 방법에서 제1 기판의 하부는 잔류하여, 후속하는 전달을 위한 추가의 박막을 생성하는 데 사용될 수 있다.
단결정 물질은 각종 분야, 특히 반도체 분야에서 고성능 미세전자 소자 또는 광전자 소자를 제조하기 위해 필요하다. 많은 경우, 10 nm 내지 수 ㎛ 수준의 얇은 표면층만이 단결정 물질로 이루어질 필요가 있고, 본체의 나머지 부분은 임의의 적당한 기재로 이루어질 수 있다. 에피택셜(epitaxial)층이 위에 형성되어 있는 기판이 단결정인 동시에 그것이 위에 형성된 표면의 격자상수와 근접한 격자상수를 갖기만 한다면 그러한 에피택셜 층은 잘 확립된 에피택셜 방법에 의해 성장될 수 있다. 본 발명에서는 제2 기판이 매우 상이한 격자상수를 가지거나, 다결정성(polycrystalline), 또는 비결정성(amorphous)이거나 비결정층 또는 다결정층으로 피복된 단결정성일 수 있다. 종래의 발명에서는, 두 기판의 열팽창계수 가 근접한 값이 아닐 경우, 층 전달 방법으로 제2 기판 상에 단결정 물질층을 제조하는 것은 불가능하다. 얇은 단결정층을 가지며 이 단결정층과 동일한 격자상수를 갖는 적절한 단결정성 제1 기판과 제1 기판과 상이한 격자상수를 가지는 제2 기판을 접합한 후, 얇은 단결정층을 제외한 나머지 제1 기판을 제거하는 방법으로 제1 기판에서 제2 기판으로 얇은 단결정층을 전달하므로, 제2 기판 상에 단결정층 형성을 위한 에피택셜 성장법을 적용할 필요가 없다. 단결정 제1 기판은 전달하고자 하는 단결정층과 동일한 물질로 이루어질 수 있거나, 상이한 단결정 물질이지만 거의 동일한 격자상수를 가지는 물질로 이루어질 수 있다. 여기에서의 접합은 양극형 접합이거나, 미국특허 4,883,215호(발명자: Stengl, Goesele)에 기재된 웨이퍼 직접 접합일 수 있고, 또는 그 외의 방법일 수도 있다.
SOI(silicon-on-insulator) 물질에서, 얇은 단결정층은 단결정 실리콘으로 이루어지고, 제2 기판은 실리콘 웨이퍼가 비결정성 산화물층으로 피복된 산화 실리콘 웨이퍼로 이루어진다. 이 경우, 단결정 실리콘층은 초기에 제1 기판의 일부이며, 여기서 제1 기판은 제2 기판에 접합되는 의도적으로 성장시킨 비결정성 산화물층 또는 얇은 산화물층으로 피복된 단결정 실리콘 웨이퍼로 통상 이루어지며, 제2 기판도 또한 산화물층으로 피복된 단결정 실리콘 웨이퍼로 이루어진다. 박막까지 실리콘 웨이퍼를 제거하는 것은 미국특허 5,024,723호(발명자: Goesele, Lehmann)에 기재된 붕소 또는 탄소의 이온주입법, 에피택셜법과 같은 적절한 방법으로 도입된 식각 차단층까지 식각 또는 정밀 연마하는 등 여러 가지 방법으로 행해질 수 있다. 이러한 방법은 제거하는 기판이 없어지는 결과를 공통적으로 갖는다.
미국특허 5,374,564호에서 Bruel은, 접합 전에 수소 주입을 행하고, 접합 후 가열하는 방법으로 반도체 물질의 박막을 제조하는 방법을 제시하였다. 여기에서 접합 후 가열은 수소를 주입하는 온도보다 높은 온도에서 행해질 것이 요구된다. Bruel의 특허에 따르면 이 방법으로 얇은 반도체층의 전달이 이루어지며, 그 반도체층의 두께는 주입된 수소의 최대 농도에 의해 규정된다. 층 전달 방법은 또한 Bruel의 미국특허 5,374,215호 및 Bruel의 발표 논문 "Silicon on insulator material technology"(Electronic Letters. volume 31, 1995년, 1201-1202쪽에 게재) 및 L. Di Cioccio, Y. Le Tiec, F. Letertre, C. Jaussaud 및 M. Bruel의 발표 논문 "Silicon carbide on insulator formation using the Smart Cut process"(Electronic Letters, volume 32, 1996년, 1144-1145쪽에 게재)에 기재되었다.
산화 실리콘 기판 상의 얇은 단결정 실리콘층, 실리콘과 거의 같은 열팽창계수를 갖는 유리 기판 상의 얇은 단결정 실리콘층, 및 유리 또는 산화 실리콘 기판 상의 얇은 단결정 실리콘 카바이드층의 실현은 수소 주입된 단결정 실리콘 기판을 웨이퍼 본딩한 후 이어서 열처리함으로써 이루어졌다. 이러한 열처리는, 접합 계면에 본질적으로 평행한 수소 충전된 미세 균열의 형성, 성장 및 유착(coalescence)에 의해, 그리고 주입된 수소의 최대 농도에 근접한 위치에서 최종 거시적 갈라짐이 일어나고 그 결과 단결정 박막이 제2 기판으로 전달됨으로써 제1 기판으로부터 박막이 분리되도록 만든다. 그러나 제1 기판(예를 들면 실리콘 또는 실리콘 카바이드 웨이퍼)과 제1 기판이 접합된 제2 기판 사이에 열팽창계수의 차이가 매우 작거나 동일한 경우에만 Bruel이 제시한 방법이 가능하다. 실리콘(제1 기판으로서)과 용융 석영(제2 기판으로서) 등 다른 물질의 조합에서는 요구되는 전달 열처리 열적 분열 단계(thermal splitting step)가 진행되는 동안, 두 개의 이질적인 기판 사이의 열적 부조화에 기인하는 열 응력에 따라 파쇄(fracture)가 일어난다. 박막이 수소 주입된 제1 기판으로부터 분리 또는 분할되면 박층의 두께가 임계치 이하인 한 후속하는 고온 처리가 가능하며, 이것은 특정 재료의 조합에 좌우된다. 예를 들면 석영 표면의 실리콘, 실리콘 표면의 갈륨 비소, 또는 실리콘 표면의 인듐 포스파이드인 경우, 실온에서 실리콘의 열팽창계수는 2.6×10-6/℃이고, 합성 석영의 열팽창계수는 0.5×10-6/℃에 불과하고, 갈륨 비소의 열팽창계수는 6.8×10-6/℃, 인듐 포스파이드의 열팽창계수는 4.8×10-6/℃이다. 직경 4인치 표준 실리콘/석영 쌍(두 개의 두께는 모두 ∼525㎛)이 접합된 웨이퍼는 220℃의 낮은 온도에서 균열을 일으키는 것으로 밝혀졌다. 수소 주입된 제1 기판으로서 단결정 실리콘을 사용하면, Bruel의 방법에서 전달 열처리 온도가 일반적으로 약 500℃ 이상이므로, 접합 실리콘/석영 쌍에서의 수소 주입 실리콘 기판은 약 150㎛ 이하의 두께로 얇아져야 층-분할 열처리 공정이 진행되는 동안 접합 쌍의 균열을 피할 수 있다. 이 경우, 대부분의 제1 기판을 제거하기 위해 광범위한 래핑 및 에칭이 필요하기 때문에 Bruel의 방법이 가지는 주된 장점은 상실된다. 본 발명의 방법에서, 실리콘층이 전달되어 나오는 모재인 제1 기판은 재사용될 수 있다. Bruel의 방법에서 박막의 전달에 필요한 높은 분할 온도로 인해 실질적으로 상이한 열팽창계수를 갖는 이질적인 기판 상에 단결정 박막을 전달하는 방법을 실제로 경제적으로 적용할 수 없다.
수소 유발 미세 균열이 모두 정확히 동일한 깊이를 가지는 것은 아니며, 주입된 수소의 최대 농도 주위에 분포한다. 따라서, 층 전달 이후에 소정의 거칠기가 초래되며, 이것이 전달된 막의 두께 균일성을 제한하고 추가의 연마 단계를 필요로 한다. 나머지 표면 조도를 제거하는 것은, 수소 주입 유발 미세 균열에 의한 층 전달 또한 작용하는 것으로 나타난 실리콘 카바이트와 같은 매우 경도가 높은 물질에 대해서는 특히 어렵다. 실리콘 카바이드와 같이 매우 고가인 재료의 얇은 단결정층을 다결정성 실리콘 카바이드와 같은 상대적으로 저가인 기판에 전달하는 것은 경제적 이유에서 특히 관심의 대상인 바, 그 경우 하나의 단결정 기판이 모재 기판과 동일한 면적의 단결정층을 다수 제조하는 데 사용될 수 있기 때문이다. 이 방법은 수소 미세 균열 유발 층전달 이후 필요한 표면의 연마가 광범위하지 않을 경우에만 경제적이다. 현재 실행되고 있는 수소 주입에 의해 유발되는 층 전달 방법과 결부되는 다른 불리한 점은 손상 영역이 광범위하게 발생하는 것으로, 손상 영역은 층 전달 공정 후에도 존재하여 층-분할 공정 후 훨씬 높은 온도에서 어닐링 처리로 제거되어야 한다.
하나의 단결정 기판으로부터 이와 동일하거나 근접한 열팽창계수를 갖는 다른 기판으로 얇은 단결정층을 전달하는 경우에, 두 기판 중 적어도 하나가 감온성(感溫性) 구조를 가진다면 저온에서 최종 분할 공정을 실행하는 방법이 필요하다. 다른 적절한 처리 단계와 결부되어 충분히 낮은 분할 온도는 수소 유발 미세균열의 더 작은 깊이 분포 또는 층 전달 후에 잔존하는 수소 주입 유발 손상의 감소로 인해 전달된 층 표면의 미세 조도를 감소시킨다.
예를 들면 단결정 실리콘층을 평판 표시 장치에 사용되는 용융 석영 유리기판으로 전달하는 경우처럼 단결정층을 매우 상이한 열팽창계수를 갖는 기판으로 전달하는 경우에, 미세균열의 중첩에 의한 분할 공정에 필요한 온도를 가능한 한 낮은 온도로 제한하여 가능한 한 주입 유발 손상을 피하는 것이 바람직하다.
본 발명은 본질적으로 평탄하고 거울면 연마된 제1 기판으로부터 본질적으로 평탄하고 거울면 연마된 제2 기판으로 단결정층을 전달하는 방법에 관한 것이다. 본 발명에 따르면, 상기 제2 기판은 실리콘, 산화 실리콘, 유리, 용융 석영, 사파이어, 실리콘 카바이드 등의 물질일 수 있으며, 상기 제1 기판은 실리콘 카바이드, 실리콘, 게르마늄, 다이아몬드, 본질적으로 실리콘과 게르마늄의 탄소 혼합물 등의 물질일 수 있다.
이 방법은 현재의 기술을 사용하여 이루어질 수 있는 온도보다 낮은 온도에서 박막의 전달을 가능하게 한다. 상기 두 기판은 하나 이상의 표면 코팅층으로 피복될 수 있다. 제1 기판은 벌크 단결정 물질이거나, 층을 이룬 단결정 기판 구조일 수 있는 것으로, 예를 들면 단결정 물질 상의 적어도 하나의 에피택셜층, 또는 결정성 기판 상의 얇은 다결정 표면층 및 비결정성 표면층 또는 III-V 화합물 에피택셜층으로 구성되는 것이다. 제1 기판 및 제2 기판은 거의 동일하거나 또는 매우 상이한 열팽창계수를 갖는 물질로 이루어질 수 있다. 본 발명에 따르면, 단 결정층, 본질적으로 다결정 박막, 또는 본질적으로 비결정성 박막일 수도 있고 이들의 조합일 수도 있는 박막의 전달은 접합된 두 기판이 전혀 열화되지 않는 온도, 특히 전달 공정중 열처리되는 동안 열팽창계수의 차이로 야기되는 제1 기판과 제2 기판간의 기계적 응력에 기인하여 두 기판 중 하나 또는 모두가 열화되지 않는 온도에서 행해진다.
본 발명에 따른 방법의 제1 단계에서, 예를 들면 붕소, 탄소, 인, 질소, 비소 또는 불소와 같은 원소를 제1 단결정 기판으로 수소 트랩-유발(trap-inducing) 주입하여 피전달체인 얇은 단결정층의 원하는 평균 두께에 근접한 깊이에 무질서한 층을 생성한다. 상기 원소의 최대 농도는 본질적으로 상기 제1 기판을 상부와 하부로 분할하는데, 상부는 하나의 층으로서의 피전달 부위이고, 하부는 제1 기판의 대부분을 함유하는 부위이다. 상부는 또한 예를 들면 실리콘 웨이퍼 상에 성장된 에피택셜층일 수 있다. 이 주입 단계는 주입-유발 수소-트랩이 어닐링되는 온도보다 낮은 온도에서 실행되어야 한다. 이 무질서한 영역은 상이한 배열로 수소를 트래핑할 수 있는 결함을 가지게 된다. 주입 조건은 이 원소 농도의 깊이 프로파일에서의 최대치가 후에 주입되는 수소의 농도 프로파일에서의 대응하는 최대치에 근접하도록 선택되어야 한다. 수소 트랩-유발 주입으로 인하여 제1 기판에 생성되는 변위 원자의 수는 후속하는 수소 주입공정에서 제1 기판으로 주입되는 수소핵의 수와 비슷하거나 그보다 많아야 하며, 주입으로 인하여 제1 기판이 표면까지 비결정화되지 않도록 해야 한다. 수소 트랩-유발 주입 중의 제1 기판의 온도는 생성된 결함의 어닐링 처리 온도 이하로 유지되어야 한다. 트랩-유발 주입을 위해 바람직 한 범위는 5×1016/㎠ 이하, 1×1013/㎠ 이상의 도스 양이다.
제2 단계에서, 수소 주입을 실행하며, 이 때 수소 농도의 깊이 프로파일의 최대치가 원소 농도 깊이 프로파일에 근접하게 형성하고 또한 결함을 생성하도록 한다. 주입되는 수소는 H+, H2 + 형태의 정상 수소, 또는 D+, D2 + 형태의 중수소 중에서 선택한다. 수소 주입이 진행되는 동안 제1 기판의 온도는 수소 트랩-유발 주입으로 생성된 결함의 어닐링 제거가 현저히 일어나는 온도 이하로 유지하여야 한다.
제3 단계에서, 제1 기판을 소정 시간에 걸쳐 승온 하에 민감화(sensitizing) 열처리한다. 여기서 소정 시간은 수소 주입단계에서 제1 기판에 도입되며 수소 트랩-유발 주입 및 수소 주입 자체에 의해 생성된 결함에 부착된 수소가 부분적으로 떨어져 나가도록 선택한다. 이러한 처리는 주입된 수소의 농도 깊이 프로파일의 최대치에 근접한 깊이의 수소 충전 미세균열의 형성 및 성장을 야기하지만, 후속하여 수행될 제1 기판과 제2 기판의 접합을 가로막는 수소 유발 표면 부풀음(blister)을 일으키지 않아야 한다.
제4 단계에서, 웨이퍼 직접 접합 또는 양극 접합 방법으로 제1 기판과 제2 기판을 밀접하고 견고하게 접합한다.
제5 단계에서, 접합상태의 제1 기판 및 제2 기판으로 구성되는 접합 구조를, 제1 기판에 주입된 수소가 수소 트랩-유발 주입 및 수소 주입 자체에 의해 생성된 결함에 부착된 상태에서 완전히 이탈하는 전달 온도에서 열처리한다. 이렇게 함으로써 수소 충전 미세균열이 성장, 중첩 및 유착하게 되며, 이러한 수소 충전 미세 균열은 단결정 박막을 제1 기판의 잔여 부위로부터 분리시키고 이에 다라 얇은 단결정층이 제2 기판으로 전달된다. 이러한 전이의 열처리는, 용융 석영과 단결정 실리콘과 같이 실질적으로 상이한 열팽창계수를 갖는 기판의 경우에, 열처리 과정중에 상이한 열팽창계수에 따라 야기되는 기계적 응력에 기인하여, 접합된 한 쌍의 기판 중의 하나 또는 모두의 온도 감응 구조가 열화되는 온도보다 낮은 온도에서 행해져야 한다.
도 1은 실온에서 수소 주입된 실리콘, 게르마늄, 실리콘 카바이드 및 다이아몬드에 광학적으로 검출가능한 수소-유발 표면 부풀음을 형성하는 데 필요한 시간과 어닐링 온도의 관계를 나타내는 그래프.
도 2는 400℃에서 수소 주입된 후, 점합되지 않은 수소 주입 실리콘 기판에 광학적으로 검출가능한 수소-유발 표면 부풀음(blister)을 형성하기 위한 유효 활성 에너지와, 접합된 수소 주입 실리콘 기판을 완전히 층 분할(splitting)하기 위한 유효 활성 에너지를 비교하는 그래프.
도 3은 수소만 주입된(H2 + 이온이 129keV에서 5×1016cm-2의 도스로 주입됨) 실리콘 기판 및 붕소 주입(B+가 180keV에서 5×1014cm-2의 도스로 주입됨)에 이어서 앞의 경우와 동일하게 수소 주입된(H2 + 이온이 129keV에서 5×1016cm-2 의 도스로 주입됨) 실리콘 기판 상에 광학적으로 검출가능한 수소 유발 표면 부풀음을 형성하는 데 필요한 시간과 어닐링 온도의 관계를 나타내는 그래프.
도 4는 200℃에서 도 3에 나타낸 바와 같은 붕소 및 수소 주입된 실리콘 기판 상에 광학적으로 검출가능한 수소 유발 표면 부풀음을 형성하는 데 필요한 시간과 250℃에서 민감화 열처리 시간의 관계를 나타내는 그래프.
도 5는 200℃ 이하와 800℃의 온도에서 각각 수소가 주입된 실리콘 카바이트 웨이퍼에 광학적으로 검출가능한 표면 부풀음을 형성하기 위한 시간을 비교하는 그래프.
이 공정은 또한 민감화 열처리와 수소 트랩-유발 원소 주입 단계를 생략하고, 전달 열처리 온도보다 높은 온도에서 수소 주입을 행하는 것으로 이루어질 수 있다. Bruel이 제시한 바와 같이 수소 주입 및 층 전달을 포함하는 종래의 공정에서는 수소 주입이 항상 전달 공정 자체보다 낮은 온도에서 행해졌는데, 이는 층 전달 공정이 주입 온도보다 높은 온도를 요구하며, 그렇지 않을 경우 주입 도중에 미세균열이 발달하여 이들 미세균열 상부의 표면이 팽창하여 표면 부풀음을 형성하고 이는 다시 양호한 품질의 평탄하고 거울면 연마된 표면을 요구하는 접합 공정이 성공적으로 행해지는 것을 막게된다는 가정에 의거한다.
본 발명자들은 본질적으로 수소 농도 최대치 및 표면에 평행한 위치에서 미세한 표면 하부 미세균열의 발달 및 광학적으로 검출가능한 표면 부풀음의 발달 또는 미접합 기판이나 웨이퍼에서의 층 전달 전에 분할을 일으킬 만한 크기의 미세균열의 형성에 있어서는 온도뿐 아니라 시간이 필수적인 역할을 한다는 것을 예상외 로 발견하였다. 광학적으로 검출가능한 표면 부풀음의 발생은 소정 온도에서 일정한 물질 및 주입량과 에너지와 같은 소정의 수소 주입 파라미터에서 명확한 시간과 관계된다. 도 1은 수소 주입된 단결정 실리콘, 게르마늄, 다이아몬드 및 실리콘 카바이드의 경우 광학적으로 검출가능한 표면 부풀음이 발달하는 데 필요한 시간을 포함한 실험 결과를 제시한다. 두 개의 거울면 연마된 기판은 광학적으로 검출가능한 표면 부풀음이 형성되지 않았다면 서로 적절히 접합시킬 수 있다.
단결정 실리콘, 게르마늄, 다이아몬드, 실리콘 카바이드 시료를 120-160 keV 하에 H2 +로 5×1016이온/㎠(1×1017cm-2 H+ 이온/㎠에 해당함)의 도스로 주입하고 여러 가지 온도에서 어닐링하여 수소 충전 미세균열을 유도하였다. 상기 주입이 진행되는 동안 최고 온도는 200℃ 이하로 유지되도록 제어하였다.
접합된 기판을 사용한 것을 제외하고 동일한 주입 조건에서, 분할에 의해 박막이 전달되는 시간이 광학적으로 검출가능한 표면 부풀음의 발달보다 더 장시간 걸리는 것을 발견하였다. 도 2에서, 단결정 실리콘층의 층 전달에 소요되는 시간을 동일한 수소 주입 조건에 대해 광학적으로 검출가능한 표면 부풀음에 소요되는 시간과 비교한다. 도 2에서, 수소는 400℃에서 주입되었다. 이들 수소 주입 조건에서 박막 전달의 경우 약 10배의 시간이 소요되는 것을 알 수 있다. 유효 활성 에너지는 양측 공정에 대해 동일한 것으로 나타난다. 더 높은 주입 에너지에 있어서, 증가된 주입 깊이에 대응하여 광학적으로 검출가능한 표면 부풀음이 나타나는 데 걸리는 시간은 증가하여 층 전달에 소요되는 시간에 근접한다. 또한 광학적으 로 검출가능한 표면 부풀음의 발달에 걸리는 시간 및 층 전달에 걸리는 시간이 수소 주입 도스의 증가에 따라 감소하고 물질의 도핑 수준에 좌우된다는 것을 명확히 언급한다.
층-분할 전달의 관점에서 저온에서의 장시간이 고온에서의 단시간과 같은 것으로 밝혀졌으므로, 소정 온도에서 필요한 수소 유발 층-분할 시간을 단축하는 방법, 또는 소정의 전달 시간에 대해 분할 온도를 낮추는 방법이 필요하다. 실질적으로 상이한 열팽창계수를 갖는 기판의 경우에 박막-분할 전달 방법을 적용하는 데 특히 바람직한 단축 분할시간 또는 낮은 분할온도를 달성하기 위해 개별적으로 또는 조합하여 사용될 수 있는 세 가지 방법을 사용할 수 있음이 밝혀졌다.
그 첫번째 방법은 실리콘 기판의 경우에 붕소와 같이 수소 트랩을 유발하는 원소(또는 원소들)의 소량 주입으로 이루어진다. 이 수소 트랩-유발 주입은 기판 원자를 변위시킴으로써 단결정 제1 기판에 손상을 유발하고, 이어서 주입되는 수소를 트래핑하고 그 후 전달 열처리 시에 이 수소를 방출한다. 특정 원소 및 투입되는 에너지에 따라, 하나의 주입된 이온은 제1 기판에서 수천 개의 변위 원자를 생성할 수 있다. 따라서, 수소 트랩-유발 주입의 도스는 후속하는 수소 주입 도스의 0.1% 내지 약 1%의 범위일 수 있다. 상기 결함은 대부분 공간 및 틈새이므로, 재결합 및 어닐링으로 처리될 수 있다. 수소 트랩-유발 주입 도중에 생성된 결함을 충분히 이용하기 위해, 두 가지 주입을 진행하는 동안 제1 기판의 온도는 본격적인 결함 어닐링이 일어나는 온도 이하로 제어해야 한다. 주입하는 원소의 선택은 제1 기판의 물성에 의존한다. 제1 기판으로서 실리콘인 경우, 붕소 주입이 잘 발달되 어 있고 저렴하기 때문에 붕소 이온이 선호되어 사용된다. 분할 후 전달된 단결정 박막 내에 잔류한 붕소는 연마 또는 붕소가 성장된 산화물로 분리되는 열적 산화단계에서 제거될 수 있고, 이어서 묽은 불화수소산을 사용하여 제거할 수 있다. 주입된 이온은 제1 기판에서 그 표면까지 확장되는 비결정층을 생성하지 않는 것이 필수적이다. 공지된 바와 같이, 주입에 의해 생성되는 비결정층은 기판내에서 먼저 시작되고 표면에서 시작되는 것은 아니다.
본 발명에 따르면, 수소-트랩을 유발하기 위해 제1 기판내 주입으로 생성된 손상에 뒤이어 중간 어닐링 처리 없이 수소 주입이 계속되어야 한다. 주입된 수소는 수소 트랩-유발 주입으로 생성된 결함에 의해 트래핑되고 수소 주입 온도보다 높고 접합된 기판 구조가 열화되는 온도보다 낮은 온도에서 안정한 결함 구조를 형성할 수 있어야 한다.
일정한 온도를 초과하면 수소가 결함 구조로부터 해리되어 유동성 가스(mobile gas)로 된다. 본 발명에 따르면, 수소의 트래핑은 1차 붕소 주입에 의해 생성된 실리콘 연결 결합과 주입된 수소가 반응함으로써 일어난다. 단결정 실리콘에서 상기 트래핑된 수소는 약 150℃에서 어닐링되는 동안 현저히 떨어져 나가기 시작한다. 도 3의 곡선 A는 어닐링 온도에 대한 함수로서, 수소 단일 주입된 (100) 배향형 단결정 실리콘 기판 상에 수소-유발 광학적 검출가능한 표면 부풀음을 형성하는 데 필요한 시간(129keV에서 H2 + 이온의 도스 5×1016cm-2 )을 나타내고, 비교 목적의 곡선 (A+B)는 1차 붕소 주입되고(180keV에서 B+ 도스 5×1014cm-2 ) 후속 하여 수소 주입된(129keV에서 H2 + 이온의 도스 5×1016cm-2) (100) 배향형 단결정 실리콘 기판에서 수소-유발 광학적 검출가능한 표면 부풀음을 형성하는 데 필요한 시간을 나타낸다. 수소가 단독으로 주입된 실리콘 기판에 비하여 붕소 주입되고 이어서 수소 주입된 실리콘 기판에서, 소정 온도에서 광학적 검출가능한 표면 부풀음의 형성에 필요한 시간 또는 소정 시간 동안 부풀음을 생성하는 온도는 각각 약 1/10의 단시간 또는 약 50℃만큼 더 낮은 온도이다. 접합 후 넓은 면적의 층 분할에 필요한 시간은 약 10배 길지만 두 공정의 유효 활성 에너지는 본질적으로 동일하게 유지된다.
부가적으로, 본 발명에 따라 소정의 층 분할 시간 동안 층 분할 온도를 더욱 낮추는 것, 또는 소정의 층 분할 온도에서 층 분할 시간을 단축하는 것은 웨이퍼를 제2 기판에 접합하기 전에 수소 주입된 제1 기판의 민감화 열처리가 층 분할 온도를 저하시킨다는 발견과 양립한다. 이러한 민감화 열처리는 수소 유발 미세균열을 형성하고 성장시키며, 접합 후 이어지는 전달 열처리에서 분할을 촉진시키는 것으로, 접합을 저해하게 되는 광학적 검출가능한 표면 부풀음이 형성되는 데 필요한 시간 이내로 제한되어야 한다. 실리콘의 경우에, 미접합 붕소와 수소 주입 실리콘 기판의 민감화 열처리를 250℃에서 행하였다. 도 2는 200℃에서 붕소 주입된 후 계속해서 수소 주입된 실리콘 기판의 광학적 검출가능한 표면 부풀음을 형성하는 데 필요한 시간과 250℃에서 실행된 민감화 열처리의 시간의 함수관계를 나타낸다. 붕소 및 수소 주입에 대한 주입 변수는 도 4의 경우와 동일하다. 부풀음 시간은 민감화 열처리 시간이 증가함에 따라 현저히 단축된다. 예를 들면, 250℃에서 10분간 민감화 열처리를 행한 후, 광학적 검출가능한 표면 부풀음이 형성되는 시간은 민감화 열처리되지 않은 기판에서 부풀음 형성에 필요한 시간의 ∼10%에 불과하다.
본 발명에 따라 층 분할 시간에 대한 층 분할 온도를 낮추는 제2의 방법, 또는 소정의 층 분할 온도에서 층 분할 시간을 단축하는 방법은 박막의 전달에 필요한 접합 후 열처리 온도보다 높은 온도에서 수소 주입을 행함으로써 이루어진다. 도 5는 800℃의 온도에서 수소로 주입된 실리콘 카바이드 기판에 광학적으로 검출가능한 표면 부풀음의 형성에 필요한 시간이 다른 주입 변수는 동일한 상태로 200℃ 이하의 온도에서 수소 주입한 경우에 요구되는 시간보다 짧은 것을 나타낸다. 고온 수소 주입의 지속시간은 수소 주입 공정이 진행되는 동안 제2 기판에 적절한 접합을 막는 수소-유발된 광학적 검출가능한 표면 부풀음이 생기지 않도록 선택되어야 한다. 필요한 주입 시간은 도스, 주입기의 빔 전류(beam current) 및 전달하고자 하는 단결정 물질의 면적에 의해 결정되므로, 높은 온도에서 수소 주입의 지속시간에 대해 그 값이 넓은 범위일 수 있다. 이것은 특히 플라즈마 몰입 이온주입과 같은 새로운 주입 기술-Materials Chemistry and Physics, volume 46, 1996 132-139쪽에 발표된 N.W. Cheung의 논문 "Plasma immersion ion implantation for semiconductor processing"에 개시됨-이 높은 주입량 매우 짧은 주입 시간 내에 넓은 면적에 주입할 수 있게 한다는 사실을 감안한다면 더욱 그러하다. 이 기술은 수소 유발된 광학적 검출가능한 표면 부풀음을 형성하지 않고 주입온도의 가능한 값을 더욱 높은 온도로 확장시킨다.
높은 온도에서의 주입은 주입 공정 시 연속적 어닐링에 의해 수소 주입 유발 손상을 감소시킬 수 있다. 약하게 p-도핑된 (100) 실리콘에 있어서, 주입 시 웨이퍼 온도가 450℃ 이상으로 유지될 경우, 수소 주입 유발 손상이 현저히 감소되는 것이 확인되었다. 이에 더하여, 수소 주입 유발 미세균열의 깊이 분포가 첨예해지는 것은 고온에서 수소 주입이 진행되는 동안 수소의 이동성이 높아지는 것에 기인할 수 있으며, 이것은 Bruel의 미국특허 5,374,564에 개시된 전달 열처리보다 낮은 온도에서 주입이 실행되는 기존 공정에 비해 전달된 층의 표면 거칠기를 감소시킨다.
본 발명에 따르면, 상기 세 가지 방법은 모두 소정의 시간 동안 층 전달 열처리의 온도를 낮추거나, 층 분할 전달 열처리에 필요한 소정 온도에서 그 열처리에 소요되는 시간을 감소시키며, 이들 방법은 단독으로 또는 적절히 결합하여 사용할 수 있다.
갈륨 비소 및 다른 III-V족 화합물과 같은 많은 단결정 물질은 실리콘, 게르마늄, 다이아몬드 및 실리콘 카바이드에 적용되는 변수 범위에서 수소의 주입 후 표면 부풀음을 형성하지 않는다는 것이 밝혀졌다. 이 경우, 예를 들면 갈륨 비소 또는 갈륨 질화물일 수도 있는 물질로 이루어진 단결정 기판의 전달은 이 물질이 갈륨 비소의 경우에는 게르마늄, 또는 갈륨 질화물의 경우에는 실리콘 카바이드와 같이, 양자(兩者)가 모두 수소 주입 및 충분히 장시간에 걸친 열처리 후 표면 부풀음 효과를 나타내는 적절한 단결정 기판 상에서 에피택셜 방식으로 성장할 수 있으면 이루어질 수 있다. 이 경우, 주입된 수소의 에너지는 주입된 수소의 최대 농 도 깊이 분포가 단결정 에피택셜층 내에 들어가지 않고 수소 유발된 미세균열이 발달하게 되는 단결정 제1 기판에 놓이도록 선택되어야 한다. 이러한 주의를 기울이면서 앞에서 설명한 바와 같이 층 전달의 동일한 절차를 이용할 수 있다. 유일한 차이는 층 전달 후 전달된 단결정층이 제1 기판으로부터 단결정 물질의 제2 층으로 덮인다는 점이다. 상기 제2 단결정층은 하층의 전달된 단결정 박막을 심하게 침식하지 않도록 식각 선택성이 충분히 높은 화합물을 사용하여 식각하여야 한다.
H+ 사용 주입과 H2 + 사용 주입 사이에 수소 부풀음 형성에 차이가 있는지를 확인하기 위해, 별도의 실험에서 거의 동등한 주입조건(H+: 60keV, 1×1017 이온/㎠; H2 +: 120keV, 5×1016 이온/㎠)으로 두 이온을 실리콘 기판에 주입하였다. 218℃ 이상의 온도에서 수소 유발 표면 부풀음 형성에 차이가 없었다. 실리콘 기판 표면과의 충격 시 H2 + 이온이 분할되어 단일 수소 원자 또는 수소 이온으로 남게되는 것으로 믿어진다. 정상적인 수소에 추가하여 수소 동위원소인 중수소가 사용될 수도 있다.
[바람직한 제1 실시예의 상세한 설명]
이하에서 본 발명의 실시예, 즉 단결정 실리콘 박막을 단결정 실리콘 기판으로부터 용융 석영 기판(fused quartz substrate) 상으로 전달하는 방법으로서, 1차로 실리콘 기판 내부에 수소 트랩-유발 붕소 이온 주입하고 이어서 동일 실리콘 기 판에 수소 주입하는 단계를 포함한다. 상기 실리콘 기판은 상기 용융 석영 기판과 상이한 열팽창계수를 갖는다.
(100) 결정학적인 표면 배향을 가지며 1500Å 두께의 열적 산화물로 피복된 실리콘 기판 표면을 갖는 두께 330㎛의 단결정 실리콘 기판에 180 keV에서 5×1014cm-2의 도스(dose)로 단일형 포지티브 방식으로 대전된 붕소 이온의 수소 트랩 유발 주입을 행함으로써 약 0.58㎛ 깊이에서 최대 붕소 농도가 약 2×1019cm-3인 붕소 농도 깊이 분포가 형성된다. 변위된 실리콘 원자의 농도 깊이 분포는 붕소 농도 분포의 최대치보다 약간 낮은 최대 깊이에서 약 2×1022cm-3의 최대 농도를 갖는 붕소 농도 깊이 분포와 유사하다.
다음 단계로, 분자상 수소 H2 + 이온은 129keV에서 5×1016cm-2의 도스로 붕소 주입된 실리콘 기판에 주입됨으로써 주입된 붕소 및 수소의 분포의 최대 농도가 농도 깊이 분포의 최대 위치에 대하여 정렬된다. 최대 수소 농도는 약 0.58㎛의 깊이에서 약 6×1021cm-3이다. 붕소 및 수소의 주입 시 실리콘 웨이퍼의 온도는 50℃ 이하로 유지되었다. 실리콘 기판 표면에 평행한 미세균열은 주입 수소의 농도 깊이 분포의 최대에 근접한 위치에서 주입된 상태의 실리콘 웨이퍼에 이미 형성되어 있다. 이 균열은 전달하고자 하는 박막을 구성하는 얇은 상부와 실리콘 기판의 대부분을 구성하는 두꺼운 하부로 실리콘 기판을 효과적으로 분할한다.
접합된 실리콘/석영 쌍의 균열을 피하기 위해, 수소 유발 미세균열의 성장과 발달 및 박막의 최종 전달이 이루어지는 전달 열처리를 위한 전달 온도가 약 200℃ 이하일 필요가 있다. 그러나 방금 주입되어 접합된 실리콘 및 용융 석영 기판의 경우 200℃에서 실리콘층을 분할하는 데에는 수백 시간이 걸릴 것이다. 그와 같이 장시간 전달 열처리하는 것은 기판 내의 열 응력으로 인해 접합 기판이 열화될 위험성을 유발할 것이다. 분할 시간을 더욱 단축하기 위해, 수소 충전 미세균열의 성장을 유도하지만 수소 유발 광학적 검출가능한 표면 부풀음의 형성을 유도하지 않게 되는 접합단계-여기서 접합단계는 용융 석영 기판에 웨이퍼를 직접 접합함으로써 계속해서 요구되는 강한 접합을 방해하게 됨-이전에, 미접합 붕소 및 수소 주입된 실리콘 기판의 민감화 열처리가 250℃에서 10분간 행해진다. 이 민감화 열처리는 약 10의 펙터로 전달 열처리에서 층 분할에 의해 단결정 실리콘 박막을 전달하는 데 요구되는 시간을 단축시키며, 이것은 도 2에 나타낸 바와 같이 200℃에서 충분한 크기의 미세균열이 기판-여기서 기판은 이미 250℃에서 10분간의 민감화 열처리된 것임-상에 광학적으로 검출가능한 표면 부풀음을 생성시키 데 필요한 시간이 민감화 열처리되지 않은 실리콘 기판의 경우에 요구되는 시간의 ∼10%에 불과하다는 것을 예시한다.
계속해서, 상기 붕소 및 수소 주입 실리콘 기판은 두 기판이 반도체 산업에 사용되는 표준 세정 절차에 따라 세정된 후, 웨이퍼 직접 접합에 의해 실온에서 용융 석영 기판에 접합된다. 이어서, 상기 접합된 실리콘/석영 쌍은 접합 강도를 높이기 위해 약 150℃에서 어닐링된다. 주입된 붕소 및 수소의 농도 깊이 분포의 최대 깊이에 대응한 약 0.58㎛ 두께의 단결정 실리콘층은 약 24시간에 걸친 200℃의 전달 열처리가 진행되는 동안 수소 충전 미세균열-여기서 미세균열은 얇은 단결정층을 구성하는 상부를 실리콘 기판의 하부로부터 거시적으로 분할하여 용융 석영 기판으로 전달시킴-의 성장 및 중첩에 의해 기판에서 분할된다. 전달된 실리콘층의 붕소 농도는 계속해서 연마 및/또는 열적 산화 단계에 의해 정상 수준으로 현저히 감소된다.
하기의 표는 1차로 순 단결정 실리콘 기판에 대한 붕소(B+) 주입에 이어 수소(H2 +) 주입으로 용융 석영 기판과 같은 원하는 2차 기판 상에 전달될 수 있는 다양한 두께의 단결정 실리콘층을 형성하는 조건을 제시한다.
B+ 이온의 에너지 (keV) 70 128 180 215 520
H2 + 이온의 에너지 (keV) 40 90 129 160 320
실리콘층의 두께 (㎛) 0.25 0.44 0.58 0.7 1.3

수소 트랩 유발 주입에 붕소를 사용하는 것은 하나의 예일 뿐이다. 주입된 붕소 원자가 층 전달 과정 중 전기적으로 활성화되지 않으므로, 다른 적절한 원소의 이온을 주입하는 것은 수소 주입 실리콘 기판에서의 붕소 원자와 유사한 역할을 할 수 있다. 다른 예에서는 수소 트랩 유발 주입용으로 탄소, 인, 질소, 비소 및 불소로 이루어지는 군에서 선택되는 원소를 사용한다.
H2 + 이온 대신에 H+ 또는 수소 동위원소인 중수소, D+나 D2 +와 같은 임의의 다른 종류의 수소 이온이 사용될 수 있다.
[바람직한 제2 실시예의 상세한 설명]
도면을 참고하여, 이하에서 설명할 제2 실시예는 가열된 온도에서 수소 이온 주입한 후 웨이퍼 접합하고, 계속해서 수소 주입 온도 이하의 온도에서 열처리함으로써, 단결정 실리콘 또는 실리콘 카바이드의 박막, 또는 게르마늄층을 기판 상에 전달하는 방법에 관한 것이다. 수소 이온 주입은 H2 + 형태 또는 H+나 D + 형태로 행해질 수 있으며, 본 발명에서는 두 가지 접근법이 모두 사용될 수 있다.
수소 원자당 에너지는 일반적으로 10 keV 내지 200 keV 수준으로, 단결정 실리콘의 경우에 각각 약 0.1㎛ 및 1.6㎛의 최대 주입 깊이로 유도하며, 이것은 또한 전달되는 단결정 실리콘층의 두께에 대응한다.
실리콘 공정에서 불순물(dopant)의 얕은 접점(junction)의 제조에 사용되는 상용화된 주입기에 활용되고 있는 바와 같이, 훨씬 낮은 수백 eV에 불과한 주입 에너지가 사용될 수도 있다. 마찬가지로 매립층 주입용으로 상용화된 MeV 수준의 훨씬 높은 주입 에너지가 사용될 수 있으며, 이러한 에너지는 수십 ㎛의 주입 깊이에 대응한다.
일반적인 주입 도스(단일 수소 원자의 분량을 가리킴)는 2∼20×1016cm-2 수준이다. 실리콘 및 게르마늄에 있어서 주입 시 웨이퍼의 온도는 200℃ 내지 800℃ 범위이고, 실리콘 카바이드의 경우에 주입 시 웨이퍼의 온도는 500℃ 내지 1,100℃ 범위이다.
본 발명자들은 가열된 온도에서 다양한 주입을 실시하였고 상대적으로 낮은 온도에서 층 전달을 실시하였다. 이하에서 두 가지 시험예를 설명한다.
하나의 경우에 실리콘 카바이드 웨이퍼를 160 keV 하에 5×1016cm-2의 도스로 800℃의 온도에서 H2 + 이온을 주입하였다. 주입 시간은 30분이었고, 이것은 광학적으로 검출가능한 표면 부풀음이 발달되는 것을 피하기에 충분히 짧은 시간이다(도 5 참조).
다음으로, 상기 수소 주입된 실리콘 카바이드를 560℃의 온도에서 유사한 열팽창계수를 갖는 고온의 유리에 양극 방식으로 접합시켰다. 이어서, 접합된 구조체를 수소 주입 온도보다 낮은 725℃에서 열처리하였다. 100 시간에 걸친 전달 열처리 후 박막 전달이 완료되었다. 원자력 현미경으로 측정한 표면 평활성은 200℃ 이하의 수소 주입 온도에서 수소 주입한 후 전달된 단결정 실리콘 카바이드의 박막에 대한 15nm에 비하여 8nm로서 향상되었다.
본 발명자들은 또한 (100) 배향의 단결정 실리콘 기판을 400℃에서 160 keV 하에 7×1016cm-2의 도스로 H+ 이온 주입하였다. 주입 시간은 43분으로서 광학적으로 검출가능한 표면 부풀음을 방지하기에 충분히 짧은 시간이었다(도 2 참조). 400℃에서 주입된 실리콘 웨이퍼 시험편 하나를, 웨이퍼 직접 접합법에 이어 두 기 판간의 접합 강도를 높이기 위해 150℃에서 열처리함으로써 산화된 실리콘 기판에 직접 접합하고, 최종적으로 얇은 단결정 실리콘층을 분할하고 385℃에서 열처리하여 전달하였다. 상기 열처리 온도 385℃는 주입 온도인 400℃보다 낮은 것이다. 상기 층 전달은 5시간에 걸친 전달 열처리 후 완료되었다.
[바람직한 제3 실시예의 상세한 설명]
제3 실시예는 단결정 실리콘 또는 실리콘 카바이드, 또는 게르마늄의 기판 상에 수소 주입된 층을 분할하고 이어서 접합 및 열처리하는 데 필요한 수소량을 최소로 줄이기 위한 바람직한 방법에 관한 것이다. 이 방법은 분할에 정상적으로 소요되는 양보다 적은 수소량으로 성공적으로 분할할 수 있도록 하는 것으로 밝혀졌다.
Bruel의 미국특허 5,374,564에는 실리콘층의 분할에 약 5×1016cm-2의 최소 수소 주입량이 필요한 것으로 제시되어 있다. 층 분할에 요구되는 수소 도스의 더 낮은 한계치의 이론적 예측치로서 실리콘의 경우에 2.8×1016cm-2가 L.B. Freund의 논문 "A lower bound on implant density to induce wafer splitting in forming compliant substrates"(Applied Physics Letters, vol 70, 1997, 3519-3521쪽에 게재됨)에 기술되어 있다. 실제로, 5×1016∼1×1017cm-2 범위의 일반적으로 높은 수소량이 실리콘층 분할을 달성하기 위해 주입에 사용된다.
원하는 기판 표면에 단결정 물질의 박막을 전달하는 다량 생산에 있어서, 제조 비용이 주요 과제 중의 하나이다. 수소 주입량의 감소는 비용 효율성뿐 아니라 분할층 결함의 밀도를 낮추기 위해서도 필수적이다. 최근, A. Agarwal 등의 논문 "Efficient production of silicon-on-insulator film by co-implantation of He+ with H+"(Applied Physics Letters, vol 72, 1998, 1086-1088쪽에 게재됨)에서 수소 주입에 이어 헬륨 주입을 행함으로써, 수소나 헬륨 단독일 경우에 필요한 양보다 적은 총 주입량으로 층 분할이 가능하다는 것이 발표되었다. 실리콘 층 분할에 필요한 최소량은 30 keV 하에 7.5×1015cm-2의 도스로 수소 주입하고 이어서 33 keV 하에 1×1016cm-2의 도스로 헬륨 주입을 행하여 달성되었다고 발표되었다. 그러나, 헬륨의 상대적으로 높은 주입량이 모재인 기판에 과도한 손상을 일으킬 수 있고 이것은 후속하는 열처리로 제거되기 어렵다.
본 발명자들은 분할 단계 후 접합 및 후속하여 열처리를 행하는 데 필요한 최소 수소량이 수소 주입과 병행하여 붕소(B+) 이온 주입(도스>1×1012cm-2)에 의해 감소될 수 있음을 발견하였는데, 여기서 상기 두 가지 주입은 실온 근방에서 행해지고, 두 이온의 프로파일의 피크가 정렬되거나 약간 오프셋된다. 이 공정은 기판 상 단결정 실리콘 또는 실리콘 카바이드, 또는 게르마늄의 수소 주입 층의 분할 온도를 크게 낮출 수 있음이 밝혀졌다. 이것을 B+H 공동-주입 샘플(co-implanted sample)이라 칭한다. 수소 이온의 주입은 H2 + 형태 또는 H+나 D+ 형태 중의 한 형태로 행해질 수 있다. 고정된 분할 온도에서, 층 분할에 필요한 수소 도스의 감소는 제III족 원소가 수소 주입 전 또는 수소 주입후, 또는 수소 주입과 동시에 주입될 때 이루어지는 것으로 밝혀졌다. 본 명세서 및 청구의 범위에서, 수소 주입과 함께 실행되는 수소 트랩 유발 주입 및 수소 트랩 유발 주입과 함께 실행되는 수소 주입이 전술한 관점, 즉, 트랩 유발 원소들이 수소 주입 전, 또는 수소 주입 후, 또는 수소 주입과 동시에 주입된다는 점에서 이해될 것이다.
특정한 바람직한 실시예에서, 180 keV에서 5×1014cm-2의 도스로 B+에 이어 64.5 keV에서 5×1016cm-2의 도스로 H+에 의해 실리콘 샘플이 주입되었으며, 이것은 1×1017cm-2의 도스로 H+ 단독 주입된 실리콘 샘플의 경우와 유사한 분할 상태를 나타낸다.
실리콘층의 분할에 필요한 최소 H+ 도스를 결정하기 위해 H+를 고정된 64.5 keV 하에 1.2×1016cm-2 내지 1×1017cm-2 범위의 다양한 도스로 몇개의 실리콘 웨이퍼에 주입한 다음, 180 keV 하에 5×1014cm-2의 도스로 고정된 B+ 주입을 행하였다. 다른 실리콘 웨이퍼는 수소 단독으로 주입되었다. 수소 단독 주입된 실리콘에서는 승온된 온도에서 어닐링을 행하는 동안 3.6×1016cm-2 이하의 H+ 도스가 사용된 샘플 표면에 부풀음이 관찰되지 않았다. 그러나 B+H 공동-주입 실리콘 샘플에서는 1.2×1016cm-2에 불과한 적은 H+ 도스로 부풀음이 발생하며, 2.8×1016 cm-2의 H+ 도스로 웨이퍼 접합 및 층 분할함으로써 웨이퍼 크기의 Si층 전체가 산화 실리콘 웨이퍼 상으로 전달되어 SOI(silicon-on-insulator) 기판을 형성하였다. 본 발명자들은 알루미늄(Al)+H 공동-주입이 층 분할을 위한 최소 수소 도스를 줄이는 데에 B+H 주입과 유사한 효과를 나타냄을 발견하였다. 제III족의 다른 원소인 갈륨, 인듐 및 탈륨은 붕소 및 알루미늄과 유사한 효과를 나타낸다.
[바람직한 제4 실시예의 상세한 설명]
바람직한 제4 실시예는 기판 상의 단결정 실리콘이나 실리콘 카바이드, 또는 게르마늄이나 다른 단결정 물질의 수소 주입층을 분할하고 이어서 접합 및 열처리하는 데 필요한 최소 수소 주입 도스를 줄이는 다른 방법을 개시한다. 이러한 감소는 고온에서 수소 이온을 주입함으로써 달성할 수 있음이 밝혀졌다.
바람직한 실시예에서, 160 keV에서 2.5×1016cm-2의 도스로 실리콘에 H2 +을 주입하였다. 실리콘 웨이퍼는 (100) 결정학적 표면 배향을 가진 것이었다. 수소 주입 시 실리콘 웨이퍼의 온도는 300℃이었으나 150℃까지의 낮은 온도를 사용할 수도 있다. 300℃에서 수소로 주입된 실리콘 웨이퍼는 실온에서 160 keV 하에 3.5×1016cm-2의 도스로 H2 +에 의해 주입된 실리콘 샘플과 유사한 분할 양태를 나타냈다.
수소 주입 시 적은 수소 도스를 사용하여 단결정층을 분할하기 위한 최대 웨이퍼 온도는 재료에 좌우된다. 예를 들면, 실리콘의 경우에 상기 최대 허용 온도는 약 500℃이고 실리콘 카바이드의 경우는 약 900℃이며, 다이아몬드의 경우에는 약 1200℃이다.
[바람직한 제5 실시예의 상세한 설명]
바람직한 제5 실시예는 기판 상에 단결정 실리콘이나 실리콘 카바이드, 또는 게르마늄의 수소 주입층을 분할하고, 이어서 접합 및 열처리하는 데 필요한 최소 수소 도스를 줄이는 방법을 제시한다. 이 바람직한 방법은 고온에서 주입된 수소 이온과 함께 실온 또는 고온에서의 붕소 이온을 공동-주입하는 공정을 포함한다.
가열된 온도에서 H+ 주입과 함께 B+ 이온(도스>1×1012cm-2)의 주입을 두 이온의 프로파일 피크가 정렬되거나 약간 오프셋된 상태로 실시하는 것이 층분할에 필요한 최소 수소 도스를 감소시킨다는 것을 발견하였다.
이 바람직한 실시예에서 B+를 180 keV, 실온 근방에서 5×1014cm-2의 도스로 (100) 결정학적 표면 배향을 갖는 실리콘 웨이퍼 내부로 주입하였고 이와 함께 H2 +를 129 keV 하에 300℃에서 1.0×1016cm-2에 불과한 도스로 주입하였다. 붕소의 주입 없이 H2 +를 고정된 129 keV 하에 주입된 실리콘 웨이퍼 대조군은 분할을 달성하는 데 약 2.5×1016cm-2의 H2 + 도스가 필요함을 알았다. 이와는 대조적으로, 웨이퍼 크기의 실리콘층 전체가 1.0×1016cm-2에 불과한 H2 +의 도스로 웨이퍼 접합 및 이어지는 열처리에 의해 산화 실리콘 웨이퍼 상에 B+H(HT) 공동-주입된 실리콘 웨이퍼로 부터 분할되어 전달되었다.
단결정층의 저수소량 분할을 위한 수소 주입 시의 최대 웨이퍼 온도는 재료에 좌우된다. 예를 들면, 실리콘의 경우에 상기 최대 허용 온도는 약 500℃이고 실리콘 카바이드의 경우는 약 900℃이며, 다이아몬드의 경우에는 약 1200℃이다. 제III족의 다른 원소들, 즉 갈륨, 인듐, 및 탈륨 등은 붕소 및 알루미늄과 유사한 효과를 갖는다. 모든 경우에 5×1017cm-2 이하의 수소 주입 도스를 사용하여 성공적인 분할을 달성할 수 있다.

Claims (15)

  1. 수소 주입 도스(hydrogen implantation dose) 요구치의 수준을 낮추는 동시에 분할(splitting) 온도의 요구치를 낮추며, 본질적으로 평탄한 표면을 가진 상부와 대부분을 차지하는 하부로 이루어진 단결정 제1 기판의 상부를 제2 기판에 전달하는(transferring) 방법으로서,
    주입-유발 수소 트랩(implantation-induced hydrogen-trap)이 어닐링되는 온도보다 낮게 유지되는 수소 트랩-유발 주입(hydrogen trap-inducing implantation) 온도에서, 알루미늄, 갈륨, 인듐, 및 탈륨을 포함하는 군으로부터 선택된 하나 이상의 원소를 1×1010cm-2 이상 5×1016cm-2 이하의 도스(dose)로 상기 표면에 수소 트랩-유발 주입함으로써 상기 제1 기판에 주입된 상기 적어도 하나의 원소가 본질적으로 상기 제1 기판을 상기 상부와 하부로 분할하는 원소 농도 최대(element concentration maximum)를 가지는 원소 깊이 분포(element depth distribution)를 가지게 하는 수소 트랩-유발 주입 단계;
    주입-유발 수소-트랩이 어닐링되는 온도보다 낮게 유지되는 수소 주입 온도에서 정상 수소 및 중수소로 이루어지는 군에서 선택된 수소를 수소-유발 표면 부풀음(blister)을 생성하는 데 필요한 지속시간보다 짧은 시간 동안 상기 표면에 수소 주입함으로써 상기 수소가 본질적으로 상기 원소 농도 최대에서 생성되는 수소 농도 최대를 가지는 수소 깊이 분포를 상기 제1 기판에서 가지게 하는 수소 주입 단계;
    주입-유발 수소-트랩이 어닐링되는 온도보다 낮은 민감화(sensitizing) 온도에서, 본질적으로 상기 수소 최대 농도에 위치하며 상기 표면과 평행한 표면하(sub-surface) 미세균열(microcrack)을 형성하기에 충분하지만 수소-유발 표면 부풀음을 생성하는 데 필요한 시간보다는 짧은 시간 동안 상기 제1 기판을 민감화 열처리(sensitizing heat-treatment)하는 단계;
    양극 접합(anodic bonding) 및 웨이퍼 직접 접합 중에서 선택되는 접합 방법으로 상기 제1 기판의 표면을 상기 제2 기판에 접합하여 접합 구조체를 형성하는 단계; 및
    상기 수소 농도 분포의 상기 최대에 인접한 영역에서 중첩하며 본질적으로 상기 표면에 평행한 수소 유발 미세균열이 성장하기에 충분한 시간 동안 전달 온도에서 상기 접합 구조체를 전달 열처리(transfer heat-treatment)함으로써, 상기 제1 기판의 상기 상부가 상기 하부로부터 분할되어 상기 제2 기판으로 전달되도록 하는 전달 열처리 단계
    를 포함하는 전달 방법.
  2. 수소 주입 도스 요구치의 수준을 낮추는 동시에 분할 온도의 요구치를 낮추며, 본질적으로 평탄한 표면을 가진 상부와 대부분을 차지하는 하부로 이루어진 단결정 제1 기판의 상부를 제2 기판에 전달하는 방법으로서,
    붕소, 알루미늄, 갈륨, 인듐, 및 탈륨을 포함하는 군으로부터 선택된 하나 이상의 원소를 1×1010cm-2 이상 5×1016cm-2 이하의 도스로 상기 표면에 수소 트랩-유발 주입함으로써 상기 제1 기판에 주입된 상기 적어도 하나의 원소가 본질적으로 상기 제1 기판을 상기 상부와 하부로 분할하는 원소 농도 최대를 가지는 원소 깊이 분포를 가지게 하는 수소 트랩-유발 주입 단계;
    300℃ 내지 1200℃ 범위의 온도에서, 정상 수소 및 중수소로 이루어지는 군에서 선택된 수소를 수소-유발 표면 부풀음을 생성하는 데 필요한 지속시간보다 짧은 시간 동안 상기 표면에 5×1017cm-2 이하의 도스로 수소 주입함으로써 상기 수소가 본질적으로 상기 원소 농도 최대에서 생성되는 수소 농도 최대를 가지는 수소 깊이 분포를 상기 제1 기판에서 가지게 하는 수소 주입 단계;
    주입-유발 수소-트랩이 어닐링되는 온도보다 낮은 민감화 온도에서, 본질적으로 상기 수소 최대 농도에 위치하며 상기 표면과 평행한 표면하 미세균열을 형성하기에 충분하지만 수소-유발 표면 부풀음을 생성하는 데 필요한 시간보다는 짧은 시간 동안 상기 제1 기판을 민감화 열처리하는 단계;
    양극 접합 및 웨이퍼 직접 접합 중에서 선택되는 접합 방법으로 상기 제1 기판의 표면을 상기 제2 기판에 접합하여 접합 구조체를 형성하는 단계; 및
    상기 수소 농도 분포의 상기 최대에 인접한 영역에서 중첩하며 본질적으로 상기 표면에 평행한 수소 유발 미세균열이 성장하기에 충분한 시간 동안 전달 온도에서 상기 접합 구조체를 전달 열처리함으로써, 상기 제1 기판의 상기 상부가 상기 하부로부터 분할되어 상기 제2 기판으로 전달되도록 하는 전달 열처리 단계
    를 포함하는 전달 방법.
  3. 본질적으로 평탄한 표면을 가진 상부와 대부분을 차지하는 하부로 이루어진 단결정 제1 기판의 상부를 제2 기판에 전달하는 방법으로서,
    150℃ 이상 250℃ 이하의 온도에서, 정상 수소 및 중수소로 이루어지는 군에서 선택된 수소를 수소-유발 표면 부풀음을 생성하는 데 필요한 지속시간보다 짧은 시간 동안 상기 표면에 5×1017cm-2 이하의 도스로 수소 주입함으로써 상기 수소가 본질적으로 상기 제1 기판을 상부와 하부로 분할하는 수소 농도 최대를 가지는 수소 농도 깊이 분포를 상기 제1 기판에서 가지게 하는 수소 주입 단계;
    직접 접합과 양극 접합으로 이루어지는 군에서 선택되는 접합 방법으로 상기 제1 기판의 표면을 상기 제2 기판에 접합하여 접합 구조체를 형성하는 단계; 및
    상기 수소 농도 분포의 상기 최대에 인접한 영역에서 중첩하며 본질적으로 상기 표면에 평행한 수소 유발 미세균열이 성장하기에 충분한 시간 동안 상기 수소 주입 온도 이하의 온도에서 상기 접합 구조체를 전달 열처리함으로써, 상기 제1 기판의 상기 상부가 상기 하부로부터 분할되어 상기 제2 기판으로 전달되도록 하는 전달 열처리 단계
    를 포함하는 전달 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 수소 트랩-유발 주입이 수소 주입과 함께 행해지거나, 또는, 상기 수소 주입이 수소 트랩-유발 주입과 함께 행해지거나, 또는, 상기 수소 트랩 유발 주입이 수소 주입과 함께 행해지고 상기 수소 주입이 수소-트랩 유발 주입과 함께 행해지는 것을 특징으로 하는 전달 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판이 에피택셜층을 갖는 단결정 기판인 전달 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 기판 및 제2 기판 중 적어도 하나가 다결정 표면층 및 비결정성(amorphous) 표면층으로 이루어지는 표면층의 군으로부터 선택되는 적어도 하나의 얇은 표면층을 가지는 전달 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 기판은 단결정형이며, 상기 제1 기판은 실리콘 카바이드, 실리콘, 게르마늄, 다이아몬드, 및 본질적으로 실리콘과 게르마늄이 탄소와 이루는 혼합물(alloy)로 구성되는 군으로부터 선택되는 전달 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 기판이 실리콘, 산화 실리콘, 유리, 용융 석영, 사파이어, 및 실리콘 카바이드로 구성되는 군으로부터 선택되는 전달 방법.
  9. 제5항에 있어서,
    상기 에피택셜층이 제III-V족 화합물 에피택셜층으로 이루어지는 에피택셜층의 군으로부터 선택되는 것을 특징으로 하는 전달 방법.
  10. 제9항에 있어서,
    상기 제1 기판은 게르마늄 및 실리콘 카바이드의 군으로부터 선택되고, 상기 에피택셜층은 갈륨비소 및 갈륨 나이트라이드 에피택셜층으로 구성되는 에피택셜층의 군으로부터 선택되는 것을 특징으로 하는 전달 방법.
  11. 제3항에 있어서,
    상기 수소 주입 온도는 150℃ 내지 250℃ 범위 내이고, 상기 제1 기판은 본질적으로 실리콘인 전달 방법.
  12. 제3항에 있어서,
    상기 수소 주입 온도는 150℃ 내지 250℃ 범위 내이고, 상기 제1 기판은 본질적으로 실리콘 카바이드인 전달 방법.
  13. 제2항에 있어서,
    상기 수소 주입 온도는 200℃ 내지 800℃ 범위 내이고, 상기 제1 기판은 본질적으로 실리콘인 전달 방법.
  14. 제2항에 있어서,
    상기 수소 주입 온도는 500℃ 내지 1200℃ 범위 내이고, 상기 제1 기판은 본질적으로 실리콘 카바이드인 전달 방법.
  15. 제9항에 있어서,
    상기 제1 기판은 게르마늄 및 실리콘 카바이드의 군으로부터 선택되고, 상기 에피택셜층은 갈륨비소 및 갈륨 나이트라이드 에피택셜층으로 이루어지는 에피택셜층의 군으로부터 선택되는 것을 특징으로 하는 전달 방법.
KR1020017004056A 1998-09-30 1999-09-29 원하는 기판 상에 단결정 물질의 박막을 전달하는 방법 KR100614860B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/163,897 US6150239A (en) 1997-05-31 1998-09-30 Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US09/163,897 1998-09-30

Publications (2)

Publication Number Publication Date
KR20010079959A KR20010079959A (ko) 2001-08-22
KR100614860B1 true KR100614860B1 (ko) 2006-08-23

Family

ID=22592065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017004056A KR100614860B1 (ko) 1998-09-30 1999-09-29 원하는 기판 상에 단결정 물질의 박막을 전달하는 방법

Country Status (5)

Country Link
US (1) US6150239A (ko)
EP (1) EP1118108A1 (ko)
JP (2) JP2003524876A (ko)
KR (1) KR100614860B1 (ko)
WO (1) WO2000019499A1 (ko)

Families Citing this family (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2755537B1 (fr) * 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US6159825A (en) 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6555443B1 (en) * 1998-11-11 2003-04-29 Robert Bosch Gmbh Method for production of a thin film and a thin-film solar cell, in particular, on a carrier substrate
US6346458B1 (en) * 1998-12-31 2002-02-12 Robert W. Bower Transposed split of ion cut materials
US20040229443A1 (en) * 1998-12-31 2004-11-18 Bower Robert W. Structures, materials and methods for fabrication of nanostructures by transposed split of ion cut materials
US20050124142A1 (en) * 1998-12-31 2005-06-09 Bower Robert W. Transposed split of ion cut materials
US6355541B1 (en) * 1999-04-21 2002-03-12 Lockheed Martin Energy Research Corporation Method for transfer of thin-film of silicon carbide via implantation and wafer bonding
US6500732B1 (en) 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6263941B1 (en) 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
US6544862B1 (en) 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
FR2807074B1 (fr) * 2000-04-03 2002-12-06 Soitec Silicon On Insulator Procede et dispositif de fabrication de substrats
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
EP1302985A1 (en) * 2000-05-30 2003-04-16 Shin-Etsu Handotai Co., Ltd Method for producing bonded wafer and bonded wafer
FR2809867B1 (fr) 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6590236B1 (en) 2000-07-24 2003-07-08 Motorola, Inc. Semiconductor structure for use with high-frequency signals
US6493497B1 (en) 2000-09-26 2002-12-10 Motorola, Inc. Electro-optic structure and process for fabricating same
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
US6501121B1 (en) 2000-11-15 2002-12-31 Motorola, Inc. Semiconductor structure
US7094667B1 (en) 2000-12-28 2006-08-22 Bower Robert W Smooth thin film layers produced by low temperature hydrogen ion cut
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
US7019339B2 (en) * 2001-04-17 2006-03-28 California Institute Of Technology Method of using a germanium layer transfer to Si for photovoltaic applications and heterostructure made thereby
US20050026432A1 (en) * 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
US7238622B2 (en) * 2001-04-17 2007-07-03 California Institute Of Technology Wafer bonded virtual substrate and method for forming the same
US6498113B1 (en) * 2001-06-04 2002-12-24 Cbl Technologies, Inc. Free standing substrates by laser-induced decoherency and regrowth
DE10127255A1 (de) * 2001-06-05 2003-01-16 Univ Stuttgart Konditionierung von Glasoberflächen für den Transfer von CIGS-Solarzellen auf flexible Kunstoffsubstrate
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
FR2830983B1 (fr) * 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
US20030071327A1 (en) * 2001-10-17 2003-04-17 Motorola, Inc. Method and apparatus utilizing monocrystalline insulator
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
FR2839385B1 (fr) * 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US6703293B2 (en) * 2002-07-11 2004-03-09 Sharp Laboratories Of America, Inc. Implantation at elevated temperatures for amorphization re-crystallization of Si1-xGex films on silicon substrates
FR2842648B1 (fr) * 2002-07-18 2005-01-14 Commissariat Energie Atomique Procede de transfert d'une couche mince electriquement active
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
US7176108B2 (en) * 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2847076B1 (fr) * 2002-11-07 2005-02-18 Soitec Silicon On Insulator Procede de detachement d'une couche mince a temperature moderee apres co-implantation
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
US7399681B2 (en) * 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
EP1482548B1 (en) * 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
US7261777B2 (en) * 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
EP1484794A1 (en) * 2003-06-06 2004-12-08 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a carrier substrate
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2858715B1 (fr) * 2003-08-04 2005-12-30 Soitec Silicon On Insulator Procede de detachement de couche de semiconducteur
US6833195B1 (en) * 2003-08-13 2004-12-21 Intel Corporation Low temperature germanium transfer
US7446016B2 (en) * 2003-09-08 2008-11-04 Sumco Corporation Method for producing bonded wafer
US6852652B1 (en) * 2003-09-29 2005-02-08 Sharp Laboratories Of America, Inc. Method of making relaxed silicon-germanium on glass via layer transfer
US8529724B2 (en) * 2003-10-01 2013-09-10 The Charles Stark Draper Laboratory, Inc. Anodic bonding of silicon carbide to glass
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2863771B1 (fr) * 2003-12-10 2007-03-02 Soitec Silicon On Insulator Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques
US7772087B2 (en) * 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
US7033912B2 (en) * 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US7363777B2 (en) * 2004-03-05 2008-04-29 Corning Incorporated Closed cassette and method for heat treating glass sheets
JP4626175B2 (ja) * 2004-04-09 2011-02-02 株式会社Sumco Soi基板の製造方法
WO2005104192A2 (en) * 2004-04-21 2005-11-03 California Institute Of Technology A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES
JP4814498B2 (ja) * 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
WO2006015185A2 (en) * 2004-07-30 2006-02-09 Aonex Technologies, Inc. GaInP/GaAs/Si TRIPLE JUNCTION SOLAR CELL ENABLED BY WAFER BONDING AND LAYER TRANSFER
KR20120011095A (ko) * 2004-09-21 2012-02-06 소이텍 접합될 표면의 처리를 수반한 전달 방법
US7294324B2 (en) * 2004-09-21 2007-11-13 Cree, Inc. Low basal plane dislocation bulk grown SiC wafers
EP1792339A1 (en) * 2004-09-21 2007-06-06 S.O.I.Tec Silicon on Insulator Technologies Method for obtaining a thin layer by implementing co-implantation and subsequent implantation
JP5113999B2 (ja) * 2004-09-28 2013-01-09 シャープ株式会社 水素イオン注入剥離方法
WO2006037783A1 (fr) * 2004-10-04 2006-04-13 S.O.I.Tec Silicon On Insulator Technologies Procédé de transfert d'une couche mince comprenant une perturbation controlée d'une structure cristalline
US7846759B2 (en) * 2004-10-21 2010-12-07 Aonex Technologies, Inc. Multi-junction solar cells and methods of making same using layer transfer and bonding techniques
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
US7772088B2 (en) * 2005-02-28 2010-08-10 Silicon Genesis Corporation Method for manufacturing devices on a multi-layered substrate utilizing a stiffening backing substrate
US7422634B2 (en) * 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
US8101498B2 (en) * 2005-04-21 2012-01-24 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
FR2898431B1 (fr) * 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
FR2899378B1 (fr) * 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
DE102006061167A1 (de) * 2006-04-25 2007-12-20 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
US20070264796A1 (en) * 2006-05-12 2007-11-15 Stocker Mark A Method for forming a semiconductor on insulator structure
FR2903808B1 (fr) * 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
FR2905801B1 (fr) * 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Soi基板の製造方法
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작방법
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
KR100873299B1 (ko) * 2007-08-20 2008-12-11 주식회사 실트론 Ssoi 기판의 제조방법
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US20090162966A1 (en) * 2007-12-21 2009-06-25 The Woodside Group Pte Ltd Structure and method of formation of a solar cell
US20090159111A1 (en) * 2007-12-21 2009-06-25 The Woodside Group Pte. Ltd Photovoltaic device having a textured metal silicide layer
FR2926398B1 (fr) * 2008-01-15 2010-08-13 Soitec Silicon On Insulator Transfert de couche avec diminution de la rugosite post-fracture
FR2929446B1 (fr) 2008-03-28 2011-08-05 Soitec Silicon On Insulator Implantation a temperature controlee
EP2157602A1 (en) 2008-08-20 2010-02-24 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A method of manufacturing a plurality of fabrication wafers
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US20100216295A1 (en) * 2009-02-24 2010-08-26 Alex Usenko Semiconductor on insulator made using improved defect healing process
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
FR2949606B1 (fr) * 2009-08-26 2011-10-28 Commissariat Energie Atomique Procede de detachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
JP5977947B2 (ja) * 2011-01-14 2016-08-24 株式会社半導体エネルギー研究所 Soi基板の作製方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
FR2993095B1 (fr) * 2012-07-03 2014-08-08 Commissariat Energie Atomique Detachement d’une couche autoportee de silicium <100>
RU2539789C1 (ru) * 2013-06-14 2015-01-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова Способ изготовления полупроводниковой структуры
KR102301501B1 (ko) * 2015-01-21 2021-09-13 삼성디스플레이 주식회사 가요성 표시 장치의 제조 방법
KR102576122B1 (ko) * 2015-06-05 2023-09-06 어플라이드 머티어리얼스, 인코포레이티드 붕소-도핑된 탄소 막들을 위한 정전 척킹 및 우수한 입자 성능을 가능하게 하기 위한 그레이딩된 인-시튜 전하 트랩핑 층들
CN106601663B (zh) * 2015-10-20 2019-05-31 上海新昇半导体科技有限公司 Soi衬底及其制备方法
KR20180114927A (ko) * 2016-02-16 2018-10-19 쥐-레이 스위츨란드 에스에이 접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법
CN112635323B (zh) * 2020-12-15 2021-12-28 中国科学院上海微系统与信息技术研究所 一种SiC基异质集成氮化镓薄膜与HEMT器件的制备方法
FR3131077B1 (fr) * 2021-12-16 2024-02-09 Commissariat Energie Atomique Procédé de transfert d’une couche utile en diamant cristallin sur un substrat support
CN117438293B (zh) * 2023-12-20 2024-03-12 青禾晶元(晋城)半导体材料有限公司 一种注入剥离方法以及其中氢离子注入的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4883215A (en) * 1988-12-19 1989-11-28 Duke University Method for bubble-free bonding of silicon wafers
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
FR2774214B1 (fr) * 1998-01-28 2002-02-08 Commissariat Energie Atomique PROCEDE DE REALISATION D'UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT ET EN PARTICULIER SiCOI

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Appl. Phys. Lett., Vol.72, pp.49-51 (1998.01.05) *
Electron. Lett., Vol.34, No.4, pp.407-408(1998. 02. 19) *

Also Published As

Publication number Publication date
WO2000019499A1 (en) 2000-04-06
JP2003524876A (ja) 2003-08-19
EP1118108A1 (en) 2001-07-25
JP2010219566A (ja) 2010-09-30
KR20010079959A (ko) 2001-08-22
US6150239A (en) 2000-11-21

Similar Documents

Publication Publication Date Title
KR100614860B1 (ko) 원하는 기판 상에 단결정 물질의 박막을 전달하는 방법
US5877070A (en) Method for the transfer of thin layers of monocrystalline material to a desirable substrate
Tong et al. A “smarter-cut” approach to low temperature silicon layer transfer
JP4222644B2 (ja) 特に電子構成品を含む半導体材料薄膜の製法
US6323109B1 (en) Laminated SOI substrate and producing method thereof
JP5133908B2 (ja) エピタキシによって支持基板上に得られる、非晶質材料の少なくとも1層の薄層を備える構造を製作する方法、およびその方法により得られた構造
US7323398B2 (en) Method of layer transfer comprising sequential implantations of atomic species
JP4369040B2 (ja) 固体材料からなる薄膜の作製方法
US7018909B2 (en) Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
JP5678008B2 (ja) 単結晶の半導体層を支持基板上に転写する方法
KR101122859B1 (ko) 공동?주입후 온화한 온도에서 박막의 박리 방법
CN100440477C (zh) 用于制造含微型元件的薄层的方法
KR20060122830A (ko) 주입 또는 공-주입 후 맥동에 의한 미세층의 자발적 이동방법
US7563697B2 (en) Method for producing SOI wafer
JP2006505928A5 (ko)
WO2004008514A1 (en) Process for forming a fragile layer inside of a single crystalline substrate
JP3456521B2 (ja) Soi基板の製造方法
KR101698912B1 (ko) 삼중 주입을 사용하는, 클리빙에 의해 실리콘 박막을 분리하는 방법
KR102026506B1 (ko) 다층 반도체 디바이스들의 제조에서의 저온 층 전이를 위한 방법
WO2004053961A1 (en) Manufacturing process for a multilayer structure
US20240030061A1 (en) Donor substrate for the transfer of a thin layer and associated transfer method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120806

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee