JP4369040B2 - 固体材料からなる薄膜の作製方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、固体材料からなる薄膜の作製方法に関するものである。本方法によれば、より詳細には、同種のまたは異種の固体材料薄膜を、同種のまたは異種の固体材料からなる支持体上に転写することができる。
【0002】
【従来の技術および発明が解決しようとする課題】
仏国特許出願公開明細書第2 681 472号には、半導体材料からなる薄膜の作製方法が開示されている。この文献には、半導体材料製基板への希ガスまたは水素の打込(インプランテーション)によって、打込イオンの平均侵入深さあたりの深さ位置に、マイクロキャビティまたはマイクロバブル(特に、「プレートレット」と称される)を形成できることが開示されている。この基板の打込面に対してスティフナーを緊密に当接させ、その状態で、十分な温度でもって熱処理を施したときには、マイクロキャビティどうしの間のまたはマイクロバブルどうしの間の相互作用が誘起され、半導体基板が、2つの部材へと分離することとなる。つまり、これら2つの部材の一方は、スティフナーに対して固着された半導体薄膜であり、他方は、半導体基板の残部である。分離は、マイクロキャビティまたはマイクロバブルが存在する位置において起こる。熱処理は、打込によって形成されたマイクロキャビティどうしの間のまたはマイクロバブルどうしの間の相互作用によって、薄膜と基板残部との間の分離を引き起こすためのものである。したがって、当初基板から、薄膜のための支持体として使用されているスティフナーへの、薄膜の転写(移動、移送)が行われる。
【0003】
この方法は、また、結晶であるか否かにかかわらず、半導体材料以外の固体材料(導体材料、あるいは、絶縁体材料)からなる薄膜の作製に対しても、応用することができる。
【0004】
基板内に形成された薄膜が、(厚さに基づいて、あるいは、材料の機械的特性に基づいて)自立的に十分に剛直である場合には(それ自身でもって十分に剛直である場合には)、転写後にアニールを行うことによって、自己支持性の(自立性の)薄膜を得ることができる。この技術内容は、仏国特許出願公開明細書第2 738 671号に開示されている。
【0005】
これに対して、スティフナーがない場合、基板の幅全体にわたって脆弱部分を誘起するには薄すぎるときには、バブルが、イオンの平均打込深さのところにおける微小割れ目の存在を伝達する表面上に現れる。この場合には、熱処理を行っても、自立性の層を得ることができず、フレーク(破片)が得られるのみである。
【0006】
上記の仏国特許出願公開明細書第2 681 472号においては、熱処理は、打込ステップの次のステップにおけるアニール(焼鈍)温度によって決定される。このアニール温度は、打込温度よりも高温であり、薄膜と基板残部との間の分離を引き起こし得るものでなければならない。
【0007】
上記において引用した文献は、熱処理を、打込温度よりも高温で行うことを明記している。上記仏国特許出願公開明細書第2 681 472号においては、シリコン基板の場合には、打込温度が好ましくは20℃〜450℃であること、および、アニールのためにはそれよりも高温が必要であること(例えば500℃)、が示されている。
【0008】
しかしながら、場合によっては、また、ある種の応用においては、高温の熱処理温度が、欠点を引き起こすことがある。実際、低温と見なされる温度で、基板に裂け目を得ることが有利である。特に、打込温度よりも低い温度で、基板に裂け目を得ることが有利である。このことは、とりわけ、互いに異なる熱膨張率を有した材料どうしの間で転写が行われる場合には、重要である。
【0009】
熱処理ステップにおいて使用される温度よりも高温でイオン打込ステップを行うことが、有利である。このことの興味は、打込温度に制限が存在しないときには、基板を冷却する必要なく、大きな打込電流密度が得られることにある。この場合には、打込に要する時間が、著しく短縮される。
【0010】
加えて、イオン打込ステップと裂け目をもたらす熱処理ステップ(またはアニールステップ)との間において、打込表面を処理することができる。例えば、半導体材料から形成されている基板の場合には、電子回路を集中形成するといったような処理を行うことができる。このような中間処理は、アニール温度が高すぎると、悪影響を受けることがある。
【0011】
【課題を解決するための手段】
本発明は、従来の問題点を解決し得るものである。本発明者らは、実際、方法の様々なステップ(イオン打込ステップ、行われる場合にはスティフナーに対しての基板の固着ステップ、行われる場合には中間処理ステップ、および、分離を行うためのアニールステップ)を通して基板に対して供給される熱の熱的組合せを考慮すれば、アニール温度を低減できることをことを見出した。熱的組合せという用語は、熱が供給されるステップ(例えば、アニールステップ)においては、熱が基板に対して供給されるに際して、温度だけでなく、時間と温度との組合せをも考慮しなければいけないことを意味するものとして理解される。
【0012】
例えば弱くドーピングされるとともに80℃の温度において5分間にわたって69keVというエネルギーの水素イオンH+ で5.5×1016個/cm2 という照射量でイオン打込されたシリコン基板の場合、等温アニールを行うと、裂け目は、時間と温度との組合せを考慮した熱的組合せにおいて現れる。この場合の熱的組合せは、450℃で2時間15分間である。イオン打込の照射量がさらに大きい場合には、例えば80℃の温度において5分間にわたって69keVというエネルギーの水素イオンH+ で1017個/cm2 という照射量でイオン打込された弱ドーピングシリコン基板の場合、裂け目を得るために必要な熱的組合せは、450℃で2分22秒間である、あるいは、300℃で1時間29分間である。よって、等温アニールの場合には、裂け目は、熱的組合せに依存して起こる。熱的組合せは、履歴によって異なるものの、時間と温度との組合せに依存するものである。熱的組合せの選択は、また、材料のタイプに依存し、材料がドーピングされている場合にはドーピングレベルに依存する。
【0013】
例えば強くドーピングされたシリコンの場合には、80℃の温度において5分間にわたって69keVというエネルギーの水素イオンH+ で5.5×1016個/cm2 という照射量でイオン打込されたときには、裂け目は、300℃で4分15秒間という熱的組合せで、あるいは、225℃で1時間43分間という熱的組合せで、得られる。
【0014】
熱処理が温度を徐々に上昇させつつ行うようなものである場合には、このような温度上昇時に基板に対して供給される熱的組合せも、裂け目に対して寄与するものであることにより、このような温度上昇時の熱的組合せも、考慮に入れなければならない。
【0015】
一般的に言えば、脆弱部を得るために使用される熱的組合せの選択は、基本材料に対してまたは打込ステップを開始する構造に対して供給される熱的組合せの総和に依存する。これらすべての熱的組合せは、構造内に裂け目を得ることができるような熱バランスシートに対して寄与する。この熱バランスシートは、少なくとも2つの熱的組合せ、すなわち、打込の熱的組合せおよびアニールの熱的組合せ、によって形成される。
【0016】
このような考え方は、用途に応じて、他のタイプの熱的組合せに適用することができる。例えば、固着境界における分子結合を補強するための熱的組合せ、あるいは、固着境界における分子結合を形成するための熱的組合せ、また、活性素子を形成するための熱的組合せ、が例示される。
【0017】
よって、本発明の目的は、固体材料からなる薄膜の作製方法であって、
−固体材料からなる基板の体積内においてイオンの平均侵入深さのあたりにマイクロキャビティ層またはマイクロバブル層を形成し得るようなイオンを使用して、基板の一面を通して、所定温度でもって所定時間にわたって、イオン打込を行うステップと、
−マイクロキャビティ層またはマイクロバブル層を境界として基板に裂け目を得る目的で、マイクロキャビティ層またはマイクロバブル層を所定時間にわたって所定温度とするというアニールステップと、
を少なくとも具備してなり、
基板に裂け目を得るためのアニールステップを、イオン打込ステップにおける熱的組合せと打込イオンの照射量と打込イオンのエネルギーと他のステップが行われる場合にはそのステップにおける熱的組合せとを考慮して決定される熱的組合せに従って、行うことを特徴とする方法である。
【0018】
裂け目という用語は、すべてのタイプの脆弱部を包含するという広い意味の概念として定義される。
【0019】
本発明による方法によれば、結晶性または非結晶性の固体材料からなる薄膜を作製することができる。この場合、固体材料は、導体材料とすることも、半導体材料とすることも、絶縁体材料とすることもできる。固体材料からなる基板は、層の形態とすることもできる。アニールステップにおいて適用される熱的組合せは、打込イオンの照射量や打込イオンのエネルギーといったような打込ステップにおけるパラメータを考慮して決定することができる。
【0020】
打ち込まれるイオン種は、有利には、希ガスイオンや水素イオンとすることができる。イオンの打込方向は、基板の打込面に対して直角とすることができる、あるいは、やや傾斜した角度とすることができる。
【0021】
水素という概念は、原子の形態(例えば、H)、あるいは、分子の形態(例えば、H2 )、あるいは、イオンの形態(H+、H2 +、… )、あるいは、同位体の形態(重水素)、あるいは、重水素イオンの形態、等といったガス腫として理解される。
【0022】
アニールステップの熱的組合せは、自然的に基板に裂け目が得られるように、あるいは、基板に対して応力が加えられた後に基板に裂け目が得られるように、決定することができる。
【0023】
アニールステップの熱的組合せは、少なくとも1回の急激な温度上昇と少なくとも1回の急激な温度下降とのうちの、一方または双方を備えたものとすることができる。このような急激な温度変化とは、1分あたり数℃の程度から、1秒あたり数十℃から数百℃の程度(急速熱アニール(RTA)のタイプにおけるアニール処理)、を意味している。これらアニール処理は、ある種の打込条件においては、マイクロキャビティの形成(あるいは、核形成)ステップを容易なものとすることにより、有利である。
【0024】
アニールステップの熱的組合せは、また、ゼロとすることもでき、基板の裂け目は、機械的応力の使用によってあるいは熱的応力の使用によってあるいはこれら機械的応力と熱的応力との併用によって得ることができる。実際、熱的組合せは、印加される温度と持続時間との関数であって、アニールステップに対しての熱的組合せは、例えば0℃〜1000℃以上にわたるような様々な温度とすることができ、また、0秒間〜数時間にわたる様々な持続時間とすることができる。よって、アニールステップの前のステップにおける熱的組合せが、高温で行われたおよび/または長時間にわたって行われたものである場合、打込イオンの照射量およびエネルギーが大きいとき(例えば、シリコンに対して、H2 が1017個/cm2、 100keVのエネルギー)には、熱アニールにおける熱的組合せは、持続時間に関しても温度に関しても、ゼロとすることさえできる。この場合には、単に応力によって、裂け目が発生する。このような応力は、機械的応力(例えば、剪断応力、および/または、引張り応力)、あるいは、熱的応力(例えば、構造の冷却)とすることができる。
【0025】
加えて、本発明による方法においては、支持体上に基板の打込面を固定するというステップを具備することができる。支持体上への基板打込面の固定は、接着剤を利用して行うことができる。固定ステップにおいては、熱処理を行うことができる。
【0026】
アニールステップは、パルス状加熱によって行うことができる。
【0027】
本発明による方法は、特に、単結晶シリコン薄膜の作製に応用することができる。この場合、基板に裂け目を形成する前に、薄膜を形成することとなる基板領域に、少なくとも1つの活性素子の全部または一部を形成しておくことができる。イオン打込ステップに先立って基板のイオン打込面がマスキングされる場合には、マスクは、裂け目が得られる程度に互いに十分に近接したマイクロキャビティ層またはマイクロバブル層がイオン打込ステップによって形成され得るようなものとされる。
【0028】
本発明による方法は、イオン打込面がパターン化されているような基板から出発して薄膜を得ることに対しても、同様に応用することができる。
【0029】
また、互いに異なる化学種からなる複数の層を備えた基板から出発して薄膜を得ることに対しても、応用することができる。
【0030】
また、成長によって得られたような少なくとも1つの層を備えた基板から出発して薄膜を得ることに対しても、応用することができる。この成長は、エピタキシーによって得ることができる。この場合、脆弱部は、エピタキシー層に形成することも、エピタキシー層とは反対側に形成することも、境界に形成することも、できる。
【0031】
本発明は、本発明を制限することなく本発明を単に例示するものとしての以下の説明を読むことにより、より明瞭に理解されるであろう。
【0032】
【発明の実施の形態】
本発明における第1実施形態においては、比較的高温で打込ステップを行う。
【0033】
装置の生産性を向上させるためには、特に、打込装置の生産性を向上させるためには、大きな電流密度を供給する装置を使用することが興味深いように思われる。例えば、100cm2 という表面積にわたって4mAという電流値を使用すれば、200秒間にわたってすなわち約3分間にわたって、水素イオンH+ に関して5×1016個/cm2 という照射量を得ることが可能である。この打込が50keVで行われる場合には(500nmの程度の平均深さをもたらす)、2W/cm2 の程度のパワーが得られる。このことは、シリコンの場合、冷却を使用しない通常の打込装置を使用したときには、470℃の程度の温度をもたらす。
【0034】
これを要約すれば、打込に必要な照射量は、470℃という温度でありかつ約3分間の程度という時間の打込によって、得られる。
【0035】
この基板に対してスティフナーが付加され、かつ、450℃で1時間というアニール熱処理がこの基板に対して行われたときには、この場合の熱処理の熱的組合せは、マイクロキャビティどうしが互いに相互作用することができて脆弱部分をもたらし得るようなものとなっている。よって、シリコンからスティフナーへの転写が得られる。
【0036】
この例は、打込と熱処理とにわたって基板に対して供給される熱的組合せに関していくつかの注意点が考慮されたならば、打込温度よりも低温で裂け目を得ることができることを、うまく示している。
【0037】
結論として、本発明においては、熱処理を、裂け目が得られるような最小の熱的組合せで行うものである。この最小の熱的組合せは、すべての熱的組合せを考慮しなければならないものであり、特に、打込によりもたらされる熱的組合せとアニールによりもたらされる熱的組合せとを考慮しなければならないものである。
【0038】
本発明の第2実施形態は、転写されるべき材料の熱膨張率と支持体の熱膨張率とが相違する場合に、応用可能なものである。これは、ヘテロ構造の場合である。
【0039】
純シリカ上へのシリコンの転写の場合には、半導体材料の熱膨張率とは異なる熱膨張率を有したスティフナーが使用される。単結晶シリコンが弱くドーピングされたシリコンである場合、単結晶シリコンの転写を可能とする熱的組合せは、450℃で数時間(6時間)の程度である。この温度においては、基板の一部と支持体(スティフナー)の一部とが、アニールによって緊密接触することとなる。このような緊密接触が起こるのは、基板と支持体との境界であって、マイクロキャビティ層またはマイクロバブル層が位置しているところではない。これに対して、シリカ製とされた支持体の厚さが十分に薄ければ(例えば400μm)、アセンブリは、250℃までは、分離することはない。シリコンが強くドーピングされている場合には(例えば、ホウ素による1020個/cm2 というレベルでのpタイプドーピング)、裂け目は、水素イオンによる5×1016個/cm2 という程度の照射量の打込に対しては、250℃で1時間という熱的組合せによって得ることができる。上述のように、このような照射量は、約470℃という打込温度の場合には、数分間の程度の時間で得ることができる。
【0040】
この場合においても、裂け目は、打込温度よりも低温のアニール温度で得られる。
【0041】
本発明の考え方は、アニール温度が打込温度よりも大きい場合にも成立することは、理解されるであろう。

Claims (16)

  1. 固体材料からなる薄膜の作製方法であって、
    −前記固体材料からなる基板の体積内においてイオンの平均侵入深さのあたりにマイクロキャビティ層またはマイクロバブル層を形成し得るようなイオンを使用して、前記基板の一面を通して、所定打込温度でもって所定打込時間にわたって、イオン打込を行うステップと、
    −前記マイクロキャビティ層または前記マイクロバブル層を境界として前記基板に裂け目を得る目的で、前記マイクロキャビティ層または前記マイクロバブル層を所定アニール時間にわたって所定アニール温度とするというアニールステップと、
    を少なくとも具備してなり、
    前記基板に裂け目を得るための前記アニールステップを、前記所定アニール温度が前記所定打込温度よりも低温であるようにして、なおかつ、前記イオン打込ステップにおける熱的組合せと前記アニールステップにおける熱的組合せとの合計が、前記裂け目が得られるような最小の熱的組合せとなるようにして、行うことを特徴とする方法。
  2. 請求項1記載の方法において、
    前記アニールステップの前記熱的組合せを、自然的に前記基板に裂け目が得られるように、あるいは、前記基板に対して応力が加えられた後に前記基板に裂け目が得られるように、決定することを特徴とする方法。
  3. 請求項1または2記載の方法において、
    前記アニールステップの前記熱的組合せを、少なくとも1回の急激な温度上昇と少なくとも1回の急激な温度下降とのうちの、一方または双方を備えたものとすることを特徴とする方法。
  4. 請求項1〜のいずれかに記載の方法において、
    さらに、支持体上に前記基板の打込面を固定するというステップを具備することを特徴とする方法。
  5. 請求項記載の方法において、
    前記支持体上への前記基板打込面の固定ステップを、接着剤を利用して行うことを特徴とする方法。
  6. 請求項4または5記載の方法において、
    前記固定ステップにおいて、熱処理を行うことを特徴とする方法。
  7. 請求項記載の方法において、
    前記固定ステップを、分子接着によって行うことを特徴とする方法。
  8. 請求項1〜のいずれか1項に記載の方法において、
    前記アニールステップを、パルス状加熱によって行うことを特徴とする方法。
  9. 単結晶シリコン薄膜の作製方法であって、
    請求項1〜のいずれかに記載された方法を使用して、単結晶シリコン薄膜を作製することを特徴とする方法。
  10. 請求項記載の方法において、
    基板に裂け目を形成する前に、前記薄膜を形成することとなる基板領域に、少なくとも1つの活性素子の全部または一部を形成しておくことを特徴とする方法。
  11. 請求項9または10記載の方法において、
    前記イオン打込ステップに先立って、前記基板のイオン打込面を、前記裂け目が得られる程度に互いに十分に近接したマイクロキャビティ層またはマイクロバブル層がイオン打込ステップによって形成され得るようなマスクでもって、マスキングすることを特徴とする方法。
  12. 請求項記載の方法において、
    イオン打込面がパターン化されているような基板から出発して前記薄膜を得ることを特徴とする方法。
  13. 請求項記載の方法において、
    互いに異なる化学種からなる複数の層を備えた基板から出発して前記薄膜を得ることを特徴とする方法。
  14. 請求項記載の方法において、
    成長によって得られたような少なくとも1つの層を備えた基板から出発して前記薄膜を得ることを特徴とする方法。
  15. 請求項14記載の方法において、
    前記成長が、エピタキシーによるものであることを特徴とする方法。
  16. 請求項1記載の方法において、
    前記熱的組合せの前記合計に、他のステップが行われる場合にはそのステップにおける熱的組合せを含ませることを特徴とする方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2795866B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
US6436614B1 (en) * 2000-10-20 2002-08-20 Feng Zhou Method for the formation of a thin optical crystal layer overlying a low dielectric constant substrate
EP1482549B1 (en) * 2003-05-27 2011-03-30 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of fabrication of a heteroepitaxial microstructure
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
US8507361B2 (en) 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
US6956268B2 (en) 2001-05-18 2005-10-18 Reveo, Inc. MEMS and method of manufacturing MEMS
US7045878B2 (en) 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7163826B2 (en) 2001-09-12 2007-01-16 Reveo, Inc Method of fabricating multi layer devices on buried oxide layer substrates
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
US6593212B1 (en) * 2001-10-29 2003-07-15 The United States Of America As Represented By The Secretary Of The Navy Method for making electro-optical devices using a hydrogenion splitting technique
JP2003347176A (ja) * 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
FR2839385B1 (fr) * 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7023347B2 (en) * 2002-08-02 2006-04-04 Symbol Technologies, Inc. Method and system for forming a die frame and for transferring dies therewith
US6915551B2 (en) * 2002-08-02 2005-07-12 Matrics, Inc. Multi-barrel die transfer apparatus and method for transferring dies therewith
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
EP1429381B1 (en) * 2002-12-10 2011-07-06 S.O.I.Tec Silicon on Insulator Technologies A method for manufacturing a material compound
US20050005434A1 (en) * 2003-06-12 2005-01-13 Matrics, Inc. Method, system, and apparatus for high volume transfer of dies
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US8475693B2 (en) 2003-09-30 2013-07-02 Soitec Methods of making substrate structures having a weakened intermediate layer
FR2860249B1 (fr) * 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
DE602004013292T2 (de) 2004-06-11 2009-05-28 S.O.I. Tec Silicon On Insulator Technologies S.A. Verfahren zur Herstellung eines Verbundsubstrats
US7902042B2 (en) * 2004-09-13 2011-03-08 Shin-Etsu Handotai Co., Ltd. Method of manufacturing SOI wafer and thus-manufactured SOI wafer
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
KR20070107180A (ko) 2005-02-28 2007-11-06 실리콘 제너시스 코포레이션 기판 강화 방법 및 그 결과물인 디바이스
US20060225273A1 (en) * 2005-03-29 2006-10-12 Symbol Technologies, Inc. Transferring die(s) from an intermediate surface to a substrate
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7427554B2 (en) 2005-08-12 2008-09-23 Silicon Genesis Corporation Manufacturing strained silicon substrates using a backing material
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US20070107186A1 (en) * 2005-11-04 2007-05-17 Symbol Technologies, Inc. Method and system for high volume transfer of dies to substrates
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
FR2899378B1 (fr) 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
US7598153B2 (en) 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
FR2899594A1 (fr) * 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
US8153513B2 (en) 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
US20080128641A1 (en) * 2006-11-08 2008-06-05 Silicon Genesis Corporation Apparatus and method for introducing particles using a radio frequency quadrupole linear accelerator for semiconductor materials
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US20080188011A1 (en) * 2007-01-26 2008-08-07 Silicon Genesis Corporation Apparatus and method of temperature conrol during cleaving processes of thick film materials
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
WO2008134828A2 (en) * 2007-05-04 2008-11-13 Katholieke Universiteit Leuven Tissue degeneration protection
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US8329260B2 (en) * 2008-03-11 2012-12-11 Varian Semiconductor Equipment Associates, Inc. Cooled cleaving implant
KR101236211B1 (ko) 2008-08-27 2013-02-25 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
FR2936904B1 (fr) 2008-10-03 2011-01-14 Soitec Silicon On Insulator Procedes et structures pour alterer la contrainte dans des materiaux nitrure iii.
US8367520B2 (en) * 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
JP2012514316A (ja) * 2008-09-24 2012-06-21 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 半導体材料、半導体構造、デバイスおよびそれらを含む加工された基板の緩和した層を形成する方法
CN102203904B (zh) * 2008-10-30 2013-11-20 S.O.I.探测硅绝缘技术公司 形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
US8679942B2 (en) 2008-11-26 2014-03-25 Soitec Strain engineered composite semiconductor substrates and methods of forming same
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US20100187568A1 (en) * 2009-01-28 2010-07-29 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for forming semiconductor materials
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8198172B2 (en) * 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
US8178396B2 (en) * 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
EP2457257B9 (en) 2009-07-20 2014-03-26 Soitec Methods of fabricating semiconductor structures and devices using quantum dot structures and related structures
US8461566B2 (en) * 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8507966B2 (en) * 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
KR101807777B1 (ko) 2010-03-31 2017-12-11 소이텍 본딩된 반도체 구조들 및 이를 형성하는 방법
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
TW201214627A (en) 2010-09-10 2012-04-01 Soitec Silicon On Insulator Methods of forming through wafer interconnects in semiconductor structures using sacrificial material and semiconductor structures formes by such methods
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
WO2012085219A1 (en) 2010-12-23 2012-06-28 Soitec Strain relaxation using metal materials and related structures
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
US9142412B2 (en) 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
US9082948B2 (en) 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8970045B2 (en) 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
US20120248621A1 (en) * 2011-03-31 2012-10-04 S.O.I.Tec Silicon On Insulator Technologies Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8338294B2 (en) 2011-03-31 2012-12-25 Soitec Methods of forming bonded semiconductor structures including two or more processed semiconductor structures carried by a common substrate, and semiconductor structures formed by such methods
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8842945B2 (en) 2011-08-09 2014-09-23 Soitec Methods of forming three dimensionally integrated semiconductor systems including photoactive devices and semiconductor-on-insulator substrates
US8728863B2 (en) 2011-08-09 2014-05-20 Soitec Methods of forming bonded semiconductor structures including interconnect layers having one or more of electrical, optical, and fluidic interconnects therein, and bonded semiconductor structures formed using such methods
TWI500123B (zh) 2011-08-09 2015-09-11 Soitec Silicon On Insulator 包含內有一個或多個電性、光學及流體互連之互連層之黏附半導體構造之形成方法及應用此等方法形成之黏附半導體構造
US8617925B2 (en) 2011-08-09 2013-12-31 Soitec Methods of forming bonded semiconductor structures in 3D integration processes using recoverable substrates, and bonded semiconductor structures formed by such methods
US8673733B2 (en) 2011-09-27 2014-03-18 Soitec Methods of transferring layers of material in 3D integration processes and related structures and devices
TWI573198B (zh) 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US8841742B2 (en) 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
WO2013093590A1 (en) 2011-12-23 2013-06-27 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
WO2013124719A1 (en) 2012-02-22 2013-08-29 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
WO2013132332A1 (en) 2012-03-09 2013-09-12 Soitec Methods for forming semiconductor structures including iii-v semiconductor material using substrates comprising molybdenum, and structures formed by such methods
US8916483B2 (en) 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
US9245836B2 (en) 2012-06-28 2016-01-26 Soitec Interposers including fluidic microchannels and related structures and methods
US9481566B2 (en) 2012-07-31 2016-11-01 Soitec Methods of forming semiconductor structures including MEMS devices and integrated circuits on opposing sides of substrates, and related structures and devices
CN104507854A (zh) 2012-07-31 2015-04-08 索泰克公司 形成基板同侧包括mems设备及集成电路的半导体结构的方法以及相关结构和设备
WO2014020389A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including a conductive interconnection, and related structures
WO2014020390A1 (en) 2012-07-31 2014-02-06 Soitec Methods for fabrication of semiconductor structures using laser lift-off process, and related semiconductor structures
WO2014030040A1 (en) 2012-08-24 2014-02-27 Soitec Methods of forming semiconductor structures and devices including graphene, and related structures and devices
TWI588955B (zh) 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
TWI602315B (zh) 2013-03-08 2017-10-11 索泰克公司 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法
FR3003397B1 (fr) 2013-03-15 2016-07-22 Soitec Silicon On Insulator Structures semi-conductrices dotées de régions actives comprenant de l'INGAN
US9343626B2 (en) 2013-03-15 2016-05-17 Soitec Semiconductor structures having active regions comprising InGaN, methods of forming such semiconductor structures, and light emitting devices formed from such semiconductor structures
TWI593135B (zh) 2013-03-15 2017-07-21 索泰克公司 具有含氮化銦鎵之主動區域之半導體結構,形成此等半導體結構之方法,以及應用此等半導體結構形成之發光元件
US10703627B2 (en) 2013-06-27 2020-07-07 Soitec Methods of fabricating semiconductor structures including cavities filled with a sacrificial material
US9165945B1 (en) 2014-09-18 2015-10-20 Soitec Method for fabricating semiconductor structures including transistor channels having different strain states, and related semiconductor structures
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2714524B1 (fr) 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
FR2715501B1 (fr) 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2756973B1 (fr) 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede d'introduction d'une phase gazeuse dans une cavite fermee
US6162705A (en) * 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process

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