KR100528258B1 - 고상 물질의 박막 제조방법 - Google Patents

고상 물질의 박막 제조방법 Download PDF

Info

Publication number
KR100528258B1
KR100528258B1 KR10-2000-7000860A KR20007000860A KR100528258B1 KR 100528258 B1 KR100528258 B1 KR 100528258B1 KR 20007000860 A KR20007000860 A KR 20007000860A KR 100528258 B1 KR100528258 B1 KR 100528258B1
Authority
KR
South Korea
Prior art keywords
substrate
cleavage
thermal budget
thin film
annealing
Prior art date
Application number
KR10-2000-7000860A
Other languages
English (en)
Other versions
KR20010022284A (ko
Inventor
아스파베르나르
브뤼엘미셸
Original Assignee
꼼미사리아 아 레네르지 아토미끄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=9510244&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100528258(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 꼼미사리아 아 레네르지 아토미끄 filed Critical 꼼미사리아 아 레네르지 아토미끄
Publication of KR20010022284A publication Critical patent/KR20010022284A/ko
Application granted granted Critical
Publication of KR100528258B1 publication Critical patent/KR100528258B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing

Abstract

본 발명, 소정 온도 및 소정 시간 동안, 고상물질의 기판 체적(volume)내 이온의 평균침투깊이(mean depth of penetration) 부근의 깊이에 미세 공동(micro-cavities) 또는 미세 기포(micro-bubbles)층을 생성할 수 있는 이온을 사용하여 상기 기판의 한면을 통해 이온 주입하는 단계 및 상기 미세 공동 또는 미세 기포층을 소정 시간동안 소정 온도에 이르게 하여 상기 미세 공동 및 미세 기포층의 양쪽에서 기판의 벽개를 얻을 목적으로 어닐링하는 단계를 적어도 포함하며, 상기 어닐링 단계는 이온 주입 단계의 열적 버짓 혹은 기판의 벽개를 얻기 위한 다른 단계에 의해 얻어지는 다른 열적 버짓과 관련된 열적 버짓으로 수행되는 것을 특징으로 하는 고상물질의 박막 제조방법을 제공한다.

Description

고상 물질의 박막 제조방법{Method for making a thin film of solid material}
본 발명은 고상 물질의 박막 제조방법에 관한 것이다. 이 방법은 특히 같은 종류 또는 다른 종류의 지지대(support) 위에 동질(homogeneous)의 또는 이질(heterogeneous)의 고상 박막의 전사(transfer)를 가능하게 한다.
프랑스 특허공보 FR-A-2 681 472 호는 반도체 물질의 박막 제조 방법에 관하여 기술하고 있다. 상기 자료는 희가스(rare gas)나 수소가스를 반도체 물질로 만들어진 기판 내에 주입하면 주입된(implanted) 이온의 평균침투깊이 부근의 깊이에 미세 공동(micro cavities)이나 미세 기포(micro bubbles) (때때로 "플레이트렛"이라 불리기도 한다)을 형성하는 것이 가능함을 개시하고 있다. 만약 이러한 기판의 이온주입된 표면이 고정대(stiffener)와 긴밀하게 접촉하고 또 충분한 온도에서 열처리가 행해진다면, 미세 공동 또는 미세 기포 상호간에 상호작용이 유발되어 반도체 기판이 두 부분으로 분리된다. 하나는 고정대에 붙어 있는 반도체 박막이고 다른 하나는 반도체 기판의 나머지 부분이다. 분리는 미세공동 또는 미세 기포가 존재하는 곳에서 일어난다. 열처리는 이온주입에 의해 발생한 미세 공동 또는 미세기포간에 상호작용이 일어나서 박막과 기판의 나머지 부분과 분리가 일어날 정도로 행해진다. 따라서 초기 기판으로부터 고정대로 박막의 전사가 일어나고 고정대는 이 박막의 지지대로 사용되게 된다.
이 방법은 결정질재료인지 여부에 무관하게 반도체 물질(전도성 또는 유전성 물질) 외에 다른 고상 물질의 박막제조방법에도 응용될 수 있다.
만약 기판 위에 형성된 박막이 그 두께나 기계적 성질을 이유로 그 자체로서 충분히 견고하다면, 전사 어닐링(transfer annealing) 후에 자기 지지막(self supporting film)이 얻어질 수 있다. 이것은 프랑스 특허공보 FR-A-2 738 671 호에 개시되어 있다.
이와는 반대로 고정대가 없는 경우, 막이 너무 얇아서 기판의 전체 너비에 걸쳐 파괴를 야기할 수 없다면, 이온의 평균주입깊이 정도에서 미세균열(micro-fissures)이 존재하는 기판 표면에서 버블이 발견된다. 이 경우에는 열처리를 통해 자기 지지층을 만들지 못하고 단순히 파편만 만들게 된다.
프랑스 특허공보 FR-A-2 681 472 호에서, 열처리는 이온주입공정에 후속되는 공정에서 어닐링 온도(annealing temperature)에 의해 한정되어 있다. 이 어닐링 온도는 이온 주입 온도보다 높아야 하며 박막과 기판의 나머지 부분간에 분리가 일어나도록 할 수 있을 정도여야 한다.
상기 언급된 자료는 열처리가 이온 주입 온도보다 높은 온도에서 행해져야 한다는 것을 기술하고 있다. 프랑스 특허공보 FR-A-2 681 472 호는 기판이 실리콘인 경우 주입온도가 바람직하게는 20℃내지 450℃ 이어야 하고 어닐링에 있어서는 보다 높은 온도가 필요하다(예를 들어 500℃)는 것을 지적하고 있다.
그러나, 소정 경우 및 소정 용도에서는 높은 열처리 온도가 나쁜 결과를 나타낼 수 있다. 사실상, 낮다고 생각되는 온도, 특히 주입온도보다 낮은 온도에서 기판의 벽개(劈開, cleavage)를 얻는 것이 유리하다. 이것은 막의 전사에 의해 다른 열팽창계수(thermal coefficient of expansion)를 갖는 물질들을 결합시키는 경우에 특히 중요하다.
이온 주입 공정을 높은 온도에서 수행하는 것이 유리할 수 있는데, 이 때의 온도는 열처리 공정에서의 온도보다 높은 온도일 수 있다. 이 점에 있어서 흥미로운 사실은, 주입온도에 제한이 없다면 강제로 기판을 냉각시키지 않고서도 높은 주입전류밀도가 가해질 수 있다는 것이다. 따라서 주입시간이 훨씬 줄어들 수 있다.
그밖에, 기판의 벽개를 초래하는 이온 주입 공정과 열처리(또는 어닐링) 공정의 사이에 이온 주입된 기판은 표면처리가 될 수 있는데, 반도체 재료로 만들어진 기판의 경우 전자회로를 생성할 목적이 있는 경우가 그 예이다. 어닐링 온도가 너무 높다면 이 중간의 처리단계에 악영향을 끼칠 수 있다.
본 발명은 선행기술이 안고 있는 문제를 해결할 수 있다. 본 발명의 발명자들은 사실상 상기 방법의 다양한 단계(이온 주입 공정, 혹은 고정대에 기판의 부착, 혹은 중간처리단계 및 기판의 분리를 가능하게 하는 어닐링 단계)의 진행 중에 기판에 가해진 열적 버짓(thermal budget)을 고려하면 어닐링 온도를 낮추는 것이 가능하다는 사실을 발견하였다. 열적 버짓에 따라, 열이 가해지는 공정(예를 들면 어닐링 단계)에 대해 온도에만 유의할 것이 아니라 기판에 열이 가해질 때의 온도 및 시간의 조합에 대해 유의해야 한다는 것을 이해할 수 있다.
일례로서, 80℃의 온도에서 약 5분 동안 69keV의 에너지를 가진 5.5×1016 H+이온/cm2의 도우즈(dose)로 주입되고, 약하게 도핑된(weakly doped) 실리콘으로 만들어진 기판에 대해, 벽개는 하나의 열적 버짓에 대해 나타나는데, 등온 어닐링의 경우 그것은 시간-온도의 조합에 의존하는 것으로 보인다. 이 경우 열적 버짓은 450℃에서 2시간 15분이다. 주입된 도우즈가 증가하면, 예를 들어 80℃에서 5분 동안 69keV의 에너지를 가진 1017 H+이온/cm2의 도우즈로 주입되고 약하게 도핑된 실리콘으로 만들어진 기판에서, 벽개를 얻기 위해 필요한 열적 버짓은 전보다 작다. 이 경우 열적 버짓은 예를 들어 450℃에서 2분 22초 또는 300℃에서 1시간 29분이다. 그러므로, 벽개는 여러 개의 열적 버짓에 대하여 나타나는데, 등온 어닐링의 경우 전의 경우와는 다르지만 여전히 시간과 온도의 조합에 의존한다. 열적 버짓의 선택은 물질의 타입과 도핑된 물질의 경우 도핑 레벨에 함께 의존한다.
일례로서 강하게 도핑되고(예를 들어 1020 보론/cm3) 80℃에서 5분간 69keV의 에너지를 가진 5.5×1016 H+이온/cm2 의 도우즈로 주입된 실리콘에 있어서, 벽개는 300℃에서 15초 또는 225℃에서 1시간 43분의 열적 버짓에서 얻어진다.
열처리가 점진적으로 온도가 상승하는 가운데 행해지는 경우 이 승온과정 중에 기판에 가해진 열적 버짓이 고려되어야 한다. 왜냐하면 이 열적 버짓이 기판의 벽개에 기여하기 때문이다.
일반적으로 파괴(fracture)를 얻기 위해 사용된 열적 버짓의 선정은 주입단계가 시작되는 기본 재료 또는 구조물에 가해진 열적 버짓의 전체 그룹에 의존한다. 이 모든 열적 버짓은 구조물의 벽개가 이루어지도록 하는 열적 밸런스 시트(thermal balance sheet)의 구성요소가 된다. 이 열적 밸런스 시트는 주입시의 열적 버짓과 어닐링 시의 열적 버짓을 포함하는 적어도 두개의 열적 버짓에 의해 형성된다.
그것은 응용분야에 따라 다른 형태의 버짓들, 예를 들면 접착계면에서의 분자간 결합을 강화시키기 위한 열적 버짓 또는 이러한 결합을 생성하기 위한 열적 버짓 및 활성요소(active elements)를 생산하기 위한 하나 또는 그 이상의 열적 버짓을 포함할 수 있다.
그러므로 본 발명의 목적은, 소정 온도 및 소정 시간 동안 수행되고, 기판의 체적내 평균이온침투깊이 부근의 깊이에 미세 공동 또는 미세 기포층을 생성할 수 있는 이온을 사용하여 상기 고상 물질 기판의 한 면(face)을 통해 이온을 주입하는 단계 및 상기 미세 공동 또는 미세 기포층을 소정 시간 동안 소정 온도에 이르게 하여 미세 공동 및 미세 기포층의 양쪽에서 기판의 벽개를 얻을 목적으로 어닐링하는 단계를 적어도 포함하며, 상기 어닐링 단계는 이온주입단계의 열적 버짓 및 주입된 이온의 에너지와 도우즈 혹은 경우에 따라서 기판의 벽개를 얻기 위한 다른 단계에 의해 얻어지는 다른 열적 버짓과 관련된 열적 버짓으로 수행되는 것을 특징으로 하는 고상물질의 박막 제조방법을 제공하는데 있다.
벽개라는 용어는 넓은 의미로 사용되는데, 임의의 형태의 파괴를 포함하는 의미이다.
본 발명에 따른 방법은 결정질이든 비정질이든 간에 고상 물질의 박막을 생산할 수 있게 하고, 이 고상 물질은 전도성 물질, 반도성 물질일 수 있다. 고상 물질의 기판은 레이어(layer) 형상일 수 있다. 어닐링 단계를 위해 만들어지는 열적 버짓은 주입이온의 도우즈 및 에너지와 같은 주입단계의 매개 변수(parameter)를 함께 고려할 수 있다.
주입에 적당한 이온은 바람직하게는 희가스이온 또는 수소이온이다. 이온의 주입 방향은 기판 표면에 대해 수직이거나 약간 기울어질 수 있다.
수소에 대하여 가스 형태는 원자형(예컨대 H) 또는 분자형(예컨대 H2 ) 또는 이온형( H+, H2 +,.. ) 또는 동위원소형(중수소) 또는 동위원소 이온형인 것 등 으로 해석된다.
어닐링 단계의 열적 버짓은 상기 기판의 벽개가 자연적으로(naturally) 또는 기판에 가해진 응력(stress)의 도움을 받아서 이루어질 수 있도록 만들어 질 수 있다.
어닐링 단계의 열적 버짓은 적어도 한 번의 급승온 및/또는 적어도 한 번의 급강온을 포함할 수 있다. 이러한 온도의 급변화는 분당 몇도의 속도로부터 분당 수십도 또는 초당 수백도(급속열처리형 어닐링 처리의 경우)의 속도로도 일어날 수 있다. 이 어닐링 처리는 미세 공동의 형성(또는 핵생성) 단계를 용이하게 하기 때문에 특정한 주입 조건의 경우 유리한 점을 제공할 수 있다.
또한 기판의 벽개가 기계적 및/또는 열적 응력을 통해 얻어지는 때에는 어닐링 단계의 열적 버짓은 영(zero)일 수도 있다. 사실상, 가해진 온도 및 시간의 함수인 어닐링 단계의 열적 버짓은 예컨대 온도는 0℃로부터 1000℃까지 변할 수 있고 시간은 0초부터 수 시간까지 변할 수 있다. 그러므로 어닐링 단계에 선행하는 열적 버짓이 높은 온도에서 그리고/또는 긴 시간에 걸쳐 수행되고, 주입이온의 에너지와 도우즈가 높다면(예컨대 실리콘에 대하여 100keV의 에너지를 가지고 약 1017 H+이온/cm2 의 경우), 열적 어닐링 버짓은 시간과 온도에 대하여 둘 다 영이 될 수 있다. 단순한 응력도 벽개를 발생시킬 수 있다. 이 응력은 예를 들면 기계적인 것(예컨대 전단력 및/또는 인장력) 또는 열적인 것(예컨대 구조물의 냉각을 통하여)이다.
부가적으로 상기 방법은 기판의 주입된 표면을 지지대 상에 고정하는 단계를 포함할 수 있다. 지지대 상에 기판의 주입표면을 고정하는 것은 점착성(adhesive) 물질을 사용하여 행해질 수 있다. 상기 고정 단계는 열처리를 포함할 수 있다.
어닐링 단계는 펄스 형태의 가열을 통해 이루어질 수 있다.
본 발명에 따른 상기 방법은 특히 단결정 실리콘의 박막 제조에 응용할 수 있다. 이 경우 기판의 벽개가 일어나기 전에, 최소한 하나의 활성 요소(active element)의 전부 또는 일부가 기판의 일부분에 생성되어 박막이 형성되어야 한다. 상기 기판의 표면이 이온 주입 단계 전에 마스크되는 경우에, 상기 마스크는 이온 주입 단계에서 미세 공동 또는 미세 기포가 상호 간에 충분히 밀집된 지대(zone)를 생성하여 상기 벽개를 얻을 수 있도록 하는 정도라야 한다.
본 발명에 의한 상기 방법은 그 표면에 패턴(pattern)이 형성된 기판을 출발 물질로 하여 박막을 제조하는 경우에도 동등하게 잘 응용될 수 있다.
상기 방법은 다른 종류의 화학물질층을 포함하는 기판으로부터 박막을 제조하는 경우에도 응용될 수 있다.
상기 방법은 성장에 의해 형성된 최소한 하나의 층을 포함하는 기판으로부터 박막을 제조하는 경우에도 역시 응용 가능하다. 이 성장층은 에피택시(epitaxy)에 의해 얻어질 수 있는데, 이 경우 파괴는 에피택시층 내부 또는 에피택시층의 반대편 또는 계면에서 일어날 수 있다.
본 발명은 비제한적 실시예로써 주어진 하기 설명에 의해 보다 명확하게 이해될 것이다.
본 발명의 첫번째 실시예는 주입단계를 상대적으로 높은 온도에서 행하는 것이다.
장비 및 특히 주입 장치의 생산성을 향상시키기 위하여 높은 전류밀도를 공급하는 기계를 사용하는 것이 흥미로울 것이다. 예를 들면, 100cm2 의 표면적당 4mA의 전류는 200초 또는 약 3분 내에 5×1016 H+이온/cm2 의 도우즈를 가능하게 할 것이다. 이 주입이 50keV에서 수행된다면(이 때의 평균깊이는 500nm 정도된다) 2W/cm2 정도의 전력밀도를 얻을 수 있는데, 실리콘 및 냉각을 하지 않는 통상의 주입장치의 경우 470℃ 정도의 온도에 도달한다.
이 경우를 요약하면, 주입에 필요한 도우즈는 470℃ 정도의 온도와 3분 정도의 시간동안의 주입에 의해 얻어졌다.
고정대가 기판에 부착되고 이 구조물에 450℃에서 약 1시간 가량 어닐링 열처리가 수행되면, 상기 열처리의 열적 버짓은 미세 공동이 서로 상호작용하여 파괴를 일으킬 정도가 된다. 그러므로 실리콘으로부터 고정대 위로 박막의 전사를 얻게 될 것이다.
본 실시예는, 주입 및 열처리 과정에서 기판에 가해진 열적 버짓에 관해서 일정한 사전조치가 취해진다면 주입온도보다 낮은 온도에서 벽개를 얻는 것이 가능하다는 사실을 잘 증명한다.
결론적으로 본 발명은 최소한의 열적 버짓으로 열처리를 수행하는 것 및 벽개를 일으키는 것으로 구성된다. 이 최소한의 열적 버짓은 모든 열적 버짓을 고려하여야 하며 그 중에서도 주입에 의해 제공된 열적 버짓과 열처리에 의해 제공된 열적 버짓을 고려해야 한다.
본 발명의 두번째 실시예는 지지대의 열팽창계수와 다른 열팽창계수를 가진 물질의 전사에 응용가능하다. 이것은 헤테로 구조체(hetero-structure)의 경우이다.
실리콘을 순수한 실리카 위로 전사하는 경우에, 고정대는 반도성 물질의 열팽창계수와는 다른 열팽창계수를 가진다. 약하게 도핑된 실리콘의 경우에 단결정 실리콘의 전사를 가능하게 하는 열적 버짓은 450℃에서 수 시간(6 시간) 정도이다. 이 온도에서 어닐링 도중에 긴밀하게 접촉하던 기판 및 지지대(고정대)로부터의 분리가 발생한다. 분리는 그들이 접촉하던 계면에서 발생하고 미세 공동 또는 미세 기포가 위치하고 있는 층에서는 일어나지 않는다. 이와는 반대로, 실리카로 된 지지대의 두께가 충분히 작다면(예컨대 400㎛) 그 집합(assembly)은 250℃까지는 분리되지 않는다. 강하게 도핑된 실리콘의 경우(예컨대 1020 보론/cm2 의 농도로 p형 도핑된 경우) 250℃ 1시간의 열적 버짓과 5×1016 H+이온/cm2 정도 도우즈의 수소이온의 주입에 대해 벽개를 얻을 수 있다. 상기 언급한 바와 같이 이 도우즈는 약 470℃ 주입온도인 경우에 수분 정도의 시간동안 얻을 수 있다.
또한 이 경우에는 주입 온도보다 낮은 어닐링 온도에서 벽개를 얻을 수 있다.
주입 온도보다 어닐링 온도가 높은 경우에 잘 적용될 수 있다는 것은 충분히 이해된다.

Claims (20)

  1. 소정 온도 및 소정 시간 동안, 고상물질의 기판 체적(volume)내 이온의 평균침투깊이(mean depth of penetration) 부근의 깊이에 미세 공동(micro-cavities) 또는 미세 기포(micro-bubbles)층을 생성할 수 있는 이온을 사용하여 상기 기판의 한 면을 통해 이온을 주입하는 단계; 및
    상기 미세 공동 또는 미세 기포층을 소정 시간동안 소정 온도에 이르게 하여 상기 미세 공동 및 미세 기포층의 양쪽에서 기판의 벽개(cleavage)를 얻을 목적으로 어닐링하는 단계를 적어도 포함하며, 상기 어닐링 단계는 이온 주입 단계의 열적 버짓 및 주입 이온의 에너지와 도우즈, 혹은 기판의 벽개를 얻기 위한 다른 단계에 의해 얻어지는 다른 열적 버짓과 관련된 열적 버짓으로 수행되는 것을 특징으로 하는 고상물질의 박막 제조방법.
  2. 제 1항에 있어서, 상기 어닐링 단계의 열적 버짓은 상기 기판의 벽개가 자연적으로(naturally) 또는 상기 기판에 가해진 응력에 수반하여 이루어지도록 하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 어닐링 단계의 열적 버짓은 적어도 한 번의 급승온 및/또는 적어도 한 번의 급강온을 포함하는 것을 특징으로 하는 방법.
  4. 제 2항에 있어서, 상기 어닐링 단계의 열적 버짓은 적어도 한 번의 급승온 및/또는 적어도 한 번의 급강온을 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서, 상기 어닐링 단계의 열적 버짓이 영(zero)이며, 기계적 및/또는 열적 응력에 의해 상기 기판의 벽개를 얻는 것을 특징으로 하는 방법.
  6. 제 2항에 있어서, 상기 어닐링 단계의 열적 버짓이 영(zero)이며, 기계적 및/또는 열적 응력에 의해 상기 기판의 벽개를 얻는 것을 특징으로 하는 방법.
  7. 제 1항에 있어서, 상기 기판의 주입된 면을 지지대 상에 고정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서, 점착성 물질에 의해 상기 지지대 상에 기판의 주입된 면을 고정하는 것을 특징으로 하는 방법.
  9. 제 7항에 있어서, 상기 고정 단계가 열처리를 포함하는 것을 특징으로 하는 방법.
  10. 제 8항에 있어서, 상기 고정 단계가 열처리를 포함하는 것을 특징으로 하는 방법.
  11. 제 7항에 있어서, 상기 고정 단계가 분자간 접착(molecular adhesion)에 의해 수행되는 것을 특징으로 하는 방법.
  12. 제 1항에 있어서. 상기 어닐링 단계가 펄스(pulse) 형태로 열처리되는 것을 특징으로 하는 방법.
  13. 전술한 청구항 1 내지 청구항 12 중의 어느 한 항의 방법을 단결정 실리콘 박막제조에 사용하는 방법.
  14. 제 13항에 있어서, 기판의 벽개를 얻기 전에 적어도 하나의 활성 요소(active element)의 전부 또는 일부가 기판의 일부에 생성되어 박막을 형성하는 것을 특징으로 하는 방법.
  15. 제 13항에 있어서 , 상기 기판의 면(face)이 이온 주입 단계 전에 마스크(mask)되는 경우에, 상기 마스크는 이온 주입 단계에서 미세 공동 또는 미세 기포가 상호 간에 충분히 밀집된 지대(zone)를 생성하여 벽개를 얻을 수 있도록 하는 것임을 특징으로 하는 방법.
  16. 제 14항에 있어서 , 상기 기판의 면(face)이 이온 주입 단계 전에 마스크(mask)되는 경우에, 상기 마스크는 이온 주입 단계에서 미세 공동 또는 미세 기포가 상호 간에 충분히 밀집된 지대(zone)를 생성하여 벽개를 얻을 수 있도록 하는 것임을 특징으로 하는 방법.
  17. 제 13항의 방법을 면에 패턴이 형성되어 있는 기판을 출발물질로 하여 박막을 제조하는데 사용하는 방법.
  18. 제 13항의 방법을 화학적 종류가 다른 층(layer)을 포함하는 기판을 출발물질로 하여 박막을 제조하는데 사용하는 방법.
  19. 제 13항의 방법을 성장에 의해 얻어진 적어도 하나의 층(layer)을 포함하는 기판을 출발물질로 하여 박막을 제조하는데 사용하는 방법.
  20. 제 19항에 있어서, 상기 성장이 에피택시에 의해 얻어지는 방법.
KR10-2000-7000860A 1997-08-12 1998-08-11 고상 물질의 박막 제조방법 KR100528258B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR9710288A FR2767416B1 (fr) 1997-08-12 1997-08-12 Procede de fabrication d'un film mince de materiau solide
FR97/10288 1997-08-12
PCT/FR1998/001789 WO1999008316A1 (fr) 1997-08-12 1998-08-11 Procede de fabrication d'un film mince de materiau solide

Publications (2)

Publication Number Publication Date
KR20010022284A KR20010022284A (ko) 2001-03-15
KR100528258B1 true KR100528258B1 (ko) 2005-11-15

Family

ID=9510244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7000860A KR100528258B1 (ko) 1997-08-12 1998-08-11 고상 물질의 박막 제조방법

Country Status (9)

Country Link
US (1) US6303468B1 (ko)
EP (1) EP1010198B1 (ko)
JP (1) JP4369040B2 (ko)
KR (1) KR100528258B1 (ko)
DE (1) DE69839427T2 (ko)
FR (1) FR2767416B1 (ko)
MY (1) MY122498A (ko)
TW (1) TW432468B (ko)
WO (1) WO1999008316A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101329484B1 (ko) 2006-03-29 2013-11-13 소이텍 침전물을 용융시킴으로써 박막을 분리하는 방법

Families Citing this family (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2795866B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
US6436614B1 (en) * 2000-10-20 2002-08-20 Feng Zhou Method for the formation of a thin optical crystal layer overlying a low dielectric constant substrate
US8507361B2 (en) 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
US7045878B2 (en) 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US6956268B2 (en) 2001-05-18 2005-10-18 Reveo, Inc. MEMS and method of manufacturing MEMS
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7163826B2 (en) 2001-09-12 2007-01-16 Reveo, Inc Method of fabricating multi layer devices on buried oxide layer substrates
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
US6593212B1 (en) * 2001-10-29 2003-07-15 The United States Of America As Represented By The Secretary Of The Navy Method for making electro-optical devices using a hydrogenion splitting technique
JP2003347176A (ja) * 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
FR2839385B1 (fr) * 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7117581B2 (en) * 2002-08-02 2006-10-10 Symbol Technologies, Inc. Method for high volume assembly of radio frequency identification tags
US7023347B2 (en) * 2002-08-02 2006-04-04 Symbol Technologies, Inc. Method and system for forming a die frame and for transferring dies therewith
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
EP1429381B1 (en) 2002-12-10 2011-07-06 S.O.I.Tec Silicon on Insulator Technologies A method for manufacturing a material compound
DE60336543D1 (de) * 2003-05-27 2011-05-12 Soitec Silicon On Insulator Verfahren zur Herstellung einer heteroepitaktischen Mikrostruktur
US20040250417A1 (en) * 2003-06-12 2004-12-16 Arneson Michael R. Method, system, and apparatus for transfer of dies using a die plate
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2860249B1 (fr) * 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
US8475693B2 (en) 2003-09-30 2013-07-02 Soitec Methods of making substrate structures having a weakened intermediate layer
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
DE602004013292T2 (de) * 2004-06-11 2009-05-28 S.O.I. Tec Silicon On Insulator Technologies S.A. Verfahren zur Herstellung eines Verbundsubstrats
WO2006030699A1 (ja) * 2004-09-13 2006-03-23 Shin-Etsu Handotai Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
EP1894234B1 (en) 2005-02-28 2021-11-03 Silicon Genesis Corporation Substrate stiffening method and system for a layer transfer.
US20060225273A1 (en) * 2005-03-29 2006-10-12 Symbol Technologies, Inc. Transferring die(s) from an intermediate surface to a substrate
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7427554B2 (en) 2005-08-12 2008-09-23 Silicon Genesis Corporation Manufacturing strained silicon substrates using a backing material
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US20070107186A1 (en) * 2005-11-04 2007-05-17 Symbol Technologies, Inc. Method and system for high volume transfer of dies to substrates
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
US7598153B2 (en) 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
FR2899594A1 (fr) * 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
US8153513B2 (en) 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
US20080128641A1 (en) * 2006-11-08 2008-06-05 Silicon Genesis Corporation Apparatus and method for introducing particles using a radio frequency quadrupole linear accelerator for semiconductor materials
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US20080188011A1 (en) * 2007-01-26 2008-08-07 Silicon Genesis Corporation Apparatus and method of temperature conrol during cleaving processes of thick film materials
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20100099640A1 (en) * 2007-05-04 2010-04-22 Joannes Geuns Tissue degeneration protection
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US8329260B2 (en) * 2008-03-11 2012-12-11 Varian Semiconductor Equipment Associates, Inc. Cooled cleaving implant
CN102099894B (zh) * 2008-08-27 2014-04-16 S.O.I.Tec绝缘体上硅技术公司 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法
US8367520B2 (en) * 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
FR2936904B1 (fr) 2008-10-03 2011-01-14 Soitec Silicon On Insulator Procedes et structures pour alterer la contrainte dans des materiaux nitrure iii.
EP2329517A1 (en) * 2008-09-24 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
JP5907730B2 (ja) 2008-10-30 2016-04-26 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
US8679942B2 (en) 2008-11-26 2014-03-25 Soitec Strain engineered composite semiconductor substrates and methods of forming same
US8278167B2 (en) * 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US20100187568A1 (en) * 2009-01-28 2010-07-29 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for forming semiconductor materials
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8198172B2 (en) * 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
WO2011011111A1 (en) 2009-07-20 2011-01-27 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using quantum dot structures and related structures
US8461566B2 (en) * 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8288795B2 (en) * 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US8987114B2 (en) 2010-03-31 2015-03-24 Soitec Bonded semiconductor structures and method of forming same
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
TW201214627A (en) 2010-09-10 2012-04-01 Soitec Silicon On Insulator Methods of forming through wafer interconnects in semiconductor structures using sacrificial material and semiconductor structures formes by such methods
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
WO2012085219A1 (en) 2010-12-23 2012-06-28 Soitec Strain relaxation using metal materials and related structures
US9082948B2 (en) 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US9142412B2 (en) 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8338294B2 (en) 2011-03-31 2012-12-25 Soitec Methods of forming bonded semiconductor structures including two or more processed semiconductor structures carried by a common substrate, and semiconductor structures formed by such methods
US8970045B2 (en) 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
US20120248621A1 (en) * 2011-03-31 2012-10-04 S.O.I.Tec Silicon On Insulator Technologies Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8842945B2 (en) 2011-08-09 2014-09-23 Soitec Methods of forming three dimensionally integrated semiconductor systems including photoactive devices and semiconductor-on-insulator substrates
TWI500123B (zh) 2011-08-09 2015-09-11 Soitec Silicon On Insulator 包含內有一個或多個電性、光學及流體互連之互連層之黏附半導體構造之形成方法及應用此等方法形成之黏附半導體構造
US8728863B2 (en) 2011-08-09 2014-05-20 Soitec Methods of forming bonded semiconductor structures including interconnect layers having one or more of electrical, optical, and fluidic interconnects therein, and bonded semiconductor structures formed using such methods
US8617925B2 (en) 2011-08-09 2013-12-31 Soitec Methods of forming bonded semiconductor structures in 3D integration processes using recoverable substrates, and bonded semiconductor structures formed by such methods
US8841742B2 (en) 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
TWI573198B (zh) 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US8673733B2 (en) 2011-09-27 2014-03-18 Soitec Methods of transferring layers of material in 3D integration processes and related structures and devices
WO2013093590A1 (en) 2011-12-23 2013-06-27 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
CN104115259B (zh) 2012-02-22 2017-03-22 索泰克公司 设置晶体半导体材料薄层的方法以及有关的结构和器件
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
US8916483B2 (en) 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
WO2013132332A1 (en) 2012-03-09 2013-09-12 Soitec Methods for forming semiconductor structures including iii-v semiconductor material using substrates comprising molybdenum, and structures formed by such methods
US8980688B2 (en) 2012-06-28 2015-03-17 Soitec Semiconductor structures including fluidic microchannels for cooling and related methods
WO2014020390A1 (en) 2012-07-31 2014-02-06 Soitec Methods for fabrication of semiconductor structures using laser lift-off process, and related semiconductor structures
WO2014020389A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including a conductive interconnection, and related structures
WO2014020387A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
WO2014020388A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on common sides of substrates, and related structures and devices
WO2014030040A1 (en) 2012-08-24 2014-02-27 Soitec Methods of forming semiconductor structures and devices including graphene, and related structures and devices
TWI588955B (zh) 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
TWI602315B (zh) 2013-03-08 2017-10-11 索泰克公司 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法
FR3003397B1 (fr) 2013-03-15 2016-07-22 Soitec Silicon On Insulator Structures semi-conductrices dotées de régions actives comprenant de l'INGAN
TWI593135B (zh) 2013-03-15 2017-07-21 索泰克公司 具有含氮化銦鎵之主動區域之半導體結構，形成此等半導體結構之方法，以及應用此等半導體結構形成之發光元件
TWI648872B (zh) 2013-03-15 2019-01-21 法商梭意泰科公司 具有包含ＩｎＧａＮ之作用區域之半導體結構、形成此等半導體結構之方法及由此等半導體結構所形成之發光裝置
JP6400693B2 (ja) 2013-06-27 2018-10-03 ソイテックＳｏｉｔｅｃ 犠牲材料で充填されたキャビティを含む半導体構造を作製する方法
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US9165945B1 (en) 2014-09-18 2015-10-20 Soitec Method for fabricating semiconductor structures including transistor channels having different strain states, and related semiconductor structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2714524B1 (fr) 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
FR2715501B1 (fr) 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2756973B1 (fr) 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede d'introduction d'une phase gazeuse dans une cavite fermee
US6013563A (en) * 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101329484B1 (ko) 2006-03-29 2013-11-13 소이텍 침전물을 용융시킴으로써 박막을 분리하는 방법

Also Published As

Publication number Publication date
EP1010198A1 (fr) 2000-06-21
FR2767416B1 (fr) 1999-10-01
KR20010022284A (ko) 2001-03-15
US6303468B1 (en) 2001-10-16
JP4369040B2 (ja) 2009-11-18
JP2001512906A (ja) 2001-08-28
TW432468B (en) 2001-05-01
EP1010198B1 (fr) 2008-04-30
FR2767416A1 (fr) 1999-02-19
DE69839427T2 (de) 2009-06-04
DE69839427D1 (de) 2008-06-12
MY122498A (en) 2006-04-29
WO1999008316A1 (fr) 1999-02-18

Similar Documents

Publication Publication Date Title
KR100528258B1 (ko) 고상 물질의 박막 제조방법
CN101454875B (zh) 使用辐照退火制造绝缘体上半导体结构的方法
US6429104B1 (en) Method for forming cavities in a semiconductor substrate by implanting atoms
US6103597A (en) Method of obtaining a thin film of semiconductor material
KR100869327B1 (ko) 가스종의 도입을 포함하는 박막층의 제조방법
KR100704107B1 (ko) 박층의반도체재료를제조하는방법
US7977209B2 (en) Method for manufacturing SOI substrate
EP1429381B1 (en) A method for manufacturing a material compound
JP2010219566A (ja) 所望の基板への単結晶材料からなる薄層の移動方法
JP2005522879A (ja) 理想的酸素析出シリコンウエハにおいてデヌーデッドゾーン深さを制御する方法
US8338269B2 (en) Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation
CN104701239B (zh) 半导体衬底的制造方法
JP2012231172A (ja) 脆弱化された基板およびそのような基板の製造方法
US20020187619A1 (en) Gettering process for bonded SOI wafers
KR20020020895A (ko) 접합웨이퍼의 제조방법 및 그 방법으로 제조된 접합웨이퍼
KR101380514B1 (ko) 반도체 기판의 제조 방법
JP2005533384A (ja) 電気的に活性な薄膜を移送するための方法
KR20100027947A (ko) 감소된 ｓｅｃｃｏ 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법
US8003491B2 (en) Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation
EP2356676A2 (en) Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation
US20040171226A1 (en) Isotopically pure silicon-on-insulator wafers and method of making same
KR100745312B1 (ko) 고저항율의 초크랄스키 실리콘 내의 열적 도너 형성의 제어
KR20040024636A (ko) 에스오아이 웨이퍼의 제조 방법
JP2685384B2 (ja) 半導体基板の製造法
JP2000294467A (ja) 表面に識別パターンを有する多層基板の製造方法および管理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121030

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131025

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141023

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151026

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161025

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 13

EXPY Expiration of term