KR20180114927A - 접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법 - Google Patents

접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법 Download PDF

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KR20180114927A
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Abstract

얕은 이식물로부터 경계면 쪽을 향해 확산된 수소에 의해 경계면 결함이 부동태화될 때, 산화물이 없는 저온의 웨이퍼 접합은 트랩들, 재결합 중심, 및 의도지 않은 결함 유도된 차단 장벽들에 의해 방해받지 않는 공유 결합된 경계면을 전류가 가로지르는 것을 허용한다. 부동태화된 경계면 상태와의 산화물이 없는 저온의 공유 웨이퍼 결합을 포함하는 시스템 및 방법은, 경계면 산란과 캐리어 트래핑의 감소와 접합된 경계면들에 걸친 효율적인 전하 수집을 요구하는 다양한 응용예에서 사용된다.

Description

접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법
관련 출원에 대한 상호 참조
본 출원은 2016년 2월 16일자로 출원되고 본 명세서에 참조로 통합되어 있는 미국 가출원 62/295,720호의 우선권 및 이익을 주장한다.
본 발명은 의도하지 않은 경계면 차단 층들과 결함(defect)들에 의해 방해를 받지 않은 저온 접합된 반도체 경계면들에 걸친 전하 운반을 위해 설계된 구조물, 그러한 구조물을 제공하는 방법, 및 그러한 구조물이 적용되는 시스템에 관한 것이다.
반도체 웨이퍼들의 직접적인 접합(bonding)은 소형인 모놀리식(monolithic) 유닛에서 상이한 기능성들의 결합을 위한 다용도 기술이 되고 있다. 특히, 산화물이 없는 접합이 에피텍셜(epitaxial) 성장에 비해 더 나은 품질의 경계면들을 제공하는 것을 최근에 보여주었고, 이러한 에피텍셜 성장의 경우에서는 맞지 않는 스트레스의 가소성 이완 동안의 스레딩(threading) 디스로케이션(dislocation)이나 격자(lattice) 잘못 짝지워진 장치 층들의 품질을 매우 자주 떨어뜨린다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있고, Matthews 등에 의한 J. Appl. Phys. 41, 3800 (1970)을 참조하라). 직접적인 웨이퍼 접합에서는, 디스로케이션이 오로지 접합 파트너(partner)들의 격자 잘못 짝지워짐에 관계없이 접합된 경계면에 위치한다. 예를 들면, 실리콘 기판들에 접합된 화합물 반도체들의 모놀리식 구조를 형성하는 능력은, 접합 공정이 접합 파트너의 상이한 열 팽창 계수들 때문에 발달하는 기계적인 스트레스를 회피하기 위해 저온에서 행해진다고 하면, Si 포토닉스(photonics)에 관한 상당한 전위와 고효율의 다중 접합(multi-junction) 태양 전지들과 다른 응용예들을 가진다. 격자 파라미터 부정합(mismatch)이 4%에 이르는 Si 상의 GaAs의 저온의 산화물이 없는 직접적인 접합에 기초한 하이브리드 3족-5족/Si 포토닉 장치들의 최근 예들은, 예를 들면 전문이 본 명세서에 참조로 통합되어 있고, K.Tanabe 등에 의한 Sci. Rpts. 2,349(2012)에서 설명되었다.
격자 파라미터 부정합에도 불구하고, Si로의 InP의 성공적인 산화물이 없는 접합이 또한 예증되었고, 이 경우 그러한 격자 파라미터 부정합은 심지어 8.1%만큼이나 크다(예를 들면 전문이 본 명세서에 참조로 통합되어 있고, A. Talneau 등에 의한 Appl. Phys. Lett. 102, 212101 (2013)을 참조하라).
높은 해상도와 높은 입자와 X선 이미징(imaging) 검출기들로의 직접적이고 상화물이 없는 웨이퍼 접합의 응용예는, 예를 들면 전문이 본 본 명세서에 참조로 통합되어 있고, von Kanel에 의한 국제 특허 출원 WO2016/097850호에서 설명되었다.
그러한 웨이퍼 접합은 예를 들면 화학 기계적 연마에 의해 달성 가능한, 보통 1㎚ 미만인 거칠기(roughness)를 갖는 대단히 매끄러운 표면들을 요구한다. 게다가, 그러한 웨이퍼 표면들은 접합 전에 산화물이 없어야 한다. 특히 접합 파트너들 중 하나 또는 양쪽이 CMOS 처리와 같은 장치 처리를 거쳤다면, 접합뿐만 아니라 산화물 제거가 보통 300℃ 내지 400℃, 또는 바람직하게는 300℃ 미만 또는 심지어 200℃ 미만인 저온에서 행해질 필요가 있다.
저온에서의 표면 산화물들의 제거를 위해 주로 2가지 방법이 이용 가능하다. 첫 번째 방법은 건식 에칭 또는 스퍼터링(sputtering)을 포함하고, 접합 챔버로의 UHV(ultra-high-vacuum)에서 깨끗한 웨이퍼들의 이어지는 옮김을 포함한다. UHV는 약 10-7 파스칼 또는 100 나노파스칼(10- 9mbar 내지 10-9 torr)보다 낮은 압력들을 특징으로 하는 진공 체재(regime)이다. UHV는 장비를 위한 색다른 재료의 사용을 요구하고, 챔버의 표면들 상에서 흡착하는 다른 추적 기체들과 물을 제거하기 위해 많은 시간 동안 약 100℃ 위에서 전체 시스템을 가열한다"(베이킹(baking))". 이들 낮은 압력에서, 기체 모듈의 평균 자유 통로(path)는 대략 4㎞이고, 따라서 기체 분자들은 서로 충돌하기 전에 여러 번 챔버 벽들과 충돌하게 된다. 그러므로 거의 모든 상호작용은 챔버에서의 다양한 표면들 상에서 일어난다. UHV 조건하의 실온 접합은 최초에 예를 들면 H. Takagi 등의 Jap. J. Appl. Phys. 38, 1589(1999)에서, 그리고 M.M.R. Howlader 등의 J. Vac.Sci. Technol. 19, 2114(2001)에서와 같이 작은 샘플들에 대해 테스트되었고, 이들 논문의 전문은 본 명세서에 참조로 통합되어 있다. 더 최근에는, 200㎜ 스케일의 웨이퍼들에서 산화물이 없는 접합을 위해 건식 에칭에 의해 산화물을 제거하는 응용예가 전문이 본 명세서에서 참조로 통합되어 있는 C. Flotgen 등에 의한 ECS Transactions 64, 103(2014)에서 예증되었다. 그러한 건식 에칭 공정들이 활동적인 입자들에 의한 표면 충격(bombardment)을 수반하기 때문에, 그러한 건식 에칭 공정들은 보통 수 나노미터의 두께를 가지고 접합 후 필연적으로 일부 표면 비정질화와, 그에 따른 비정질 경계면 영역을 가져온다(예를 들면, H. Takagi 등의 Jap. J. Appl. Phys. 38, 1589(1999); M.M.R. Howlader 등의 J. Vac.Sci. Technol. B 19, 2114(2001); C.Flotgen 등의 ECS Transactions 64, 103(2014)을 참조하고, 이들의 전문은 본 명세서에 참조로 통합되어 있다). 비정질 경계면의 결과들 중 하나는 캐리어 트랩(trap)들과 재결합 중심(recombination center)들로서 작용하고, Fermi 레벨 피닝(pinning)을 초래할 수 있는 단글링 본드(dangling bond)들의 존재이다. 그러므로 그러한 접합된 경계면에 걸친 전기적 운반 성질들은 심지어 그것이 산화물이 없을 때에도 이상적이지 않을 수 있다(예를 들면, S.Bengtsson 등의 J. Appl. Phys. 66, 1231(1989); M.M.R. Howlader 등의 J. Vac.Sci. Technol. 19, 2114(2001)를 참조하고, 이들의 전문은 본 명세서에 참조로 통합되어 있다).
표면 산화물들을 제거하기 위한 두 번째 방법은 흔히 희석한 HF 전해조(bath)에서의 습식 화학적 에칭이다. 실리콘 표면들은 대기 중에서도 재산화가 천천히 일어나도록 그러한 처리에 의해 부동태화된 수소가 된다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 G.W.Trucks 등의 Phys. Rev. lett. 65, 504(1990)를 참조하라). 2개의 H-종결된(terminated) 웨이퍼들 사이의 접합 공정은 소수성 결합이라고 부른다. 하지만, 그것은 매우 약한 접합을 초래하고, 따라서 경계면 수소를 몰아내고, 공유 접합들을 확립하기 위해 후-접합 어닐링(post-bonding annealing)이 후속할 필요가 있다. 불행하게도, 후-접합 어닐링은 종종 심지어 300℃만큼이나 낮은 온도에서도 경계면에서 원치않는 수소 거품들의 형성을 가져온다. 수소 거품들이 형성되는 온도는 어닐링이 충분히 긴 시간 동안 행해질 때 더 감소될 수 있다. 벌크 파열(bulk fracture) 강도들에 도달하는 것은 700℃ 크기의 어닐링 온도들을 요구한다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 Q.-Y. Tong 등의 Appl. Phys. Lett. 64, 625(1994)를 참조하라). 소수성으로 접합된 Si 웨이퍼들의 어닐링 동안의 거품 형성은, 예를 들면 수소가 탈출하는 홈(groove)들의 형태로 된 탈출 통로(path)들을 제공함으로써 회피될 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 Esser에 의한 미국 특허 6,787,885호를 참조하라). 하지만, Esser는 전체 접합된 경계면이 전도성일 필요가 있는 응용예들에 대해서는 알맞지 않다. 본 개시물에서는, 전도성 경계면이 전하 캐리어들이 자유롭게 흐를 수 있는 경계면으로서 정해진다. 즉, 그것은 금속 시트(sheet)와 같은 전도성 평면(plane)이 아니다. 웨이퍼 패터닝(patterning)의 부재시, 심지어 실온에서 수소 거품들을 회피하고 강한 공유 접합들을 형성하는 유일한 방식은 몇몇 수단에 의한 접합 전에 표면 수소를 몰아내고 UHV에서 접합을 수행하는 것으로 생각된다. 부동태화된 Si 표면으로부터 수소를 제거하는 가장 흔한 방법은 SiH2 종류에 대해서는 약 370℃에서, 그리고 SiH 종류에 대해서는 450℃에서 시작하는 열적 탈착(thermal desorption)이다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 P. Gupta 등에 의한 Phys. Rev. B 37, 8234(1988)를 참조하라). 450℃인 어닐링 온도가 대부분의 CMOS 처리된 웨이퍼들에 대해서는 이미 너무 높기 때문에, 광-열(photo-thermal) 탈착(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 A.M. Fecioru 등의 Appl. Phys. Lett. 89, 192109(2006)를 참조하라) 또는 He 이온 충격(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 M.R. Tesauro 등의 Surf. Sci.415, 37(1998)을 참조하라)과 같은 다른 수단에 의해 수소를 탈착하는 것이 바람직하다.
접합과 후속 어닐링에 의해 얻어진 산화물이 없는 Si-Si 경계면들은 조밀한 경계면 디스로케이션 네트워크의 형성을 그 특징으로 하는데, 이는 부득이한 웨이퍼 비틀림과 기울어짐 때문이다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 A. Reznicek 등의 Mat. Chem. Phys. 81, 277(2003)과 T. Akatsu 등의 J. Mat. Sci. 39, 3031(2004)를 참조하라). 그러므로 산소와 비정질 층들이 없는 경우에도, 접합된 경계면들은 결함이 없지 않은데, 이는 디스로케이션들이 흔히 광학 성질과 전기적 성질에 영향을 주는 깊은 트랩과 재결합 중심과 연관되기 때문이다. 그러므로 접합된 경계면들에 걸친 전기적 운반에 경계면 결함들의 효과를 최소화하기 위해서는, 접합하는 파트너들의 표면들이 흔히 두껍게 도핑된다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 Zahler의 미국 특허 출원 2006/0021565호를 참조하라). 대안적으로, 그러한 결함들의 손해가 되는 효과는 예를 들면 수소 부동태화에 의해 최소화될 수 있다. 수소와 화합된 비정질 Si 층에 의해 결정성 Si 표면들에서 단글링 본드들을 부동태화하는 것은 오래전에 예증되었다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 J.I. Pankove 등의 Appl. Phys. Lett. 34, 156(1979)를 참조하라). 디스로케이션 네트워크를 드러내기 위해 1000℃ 위로 어닐링하는 것과 이어지는 수소 확산을 거친 접합된 Si 웨이퍼들에 대해서 비슷한 효과가 관찰되었다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 A. Loshachenko 등의 Phys. Stat. Sol. C 10, 36(2013)과 T. Jiang 등의 Phys. Stat. Sol. A209, 990(2012)을 참조하라).
트랩, 재결합 중심, 결함과 관련된 전위 장벽들과 연관된 밴드 굽음(band bending)에 의해 방해를 받지 않는 접합된 경계면에 걸친 전하 운반을 허용하는 저온의 공유 웨이퍼 접합에 관한 필요성이 존재한다.
의도되지 않은 경계면 장벽들과 연관된 밴드 굽음, 및 트랩과 재결합 중심에 의해 영향을 받지 않는 전기적 운반 성질들을 제공하는 CMOS 처리된 웨이퍼들과 양립 가능한(compatible) 저온에서의 산화물이 없는 웨이퍼 접합에 관한 필요성이 존재한다.
특히, 경계면 산란, 전하 캐리어 트랩핑(trapping), 그리고 도핑되지 않은 웨이퍼들을 포함하는 임의의 도핑 레벨의 웨이퍼들에 관한 캐리어 재결합에 의해 영향을 받지 않는 산화물이 없는 웨이퍼 접합들에 걸친 전하 수집에 관한 필요성이 존재한다.
본 발명은 의도되지 않은 전위 장벽과 연관된 밴드 굽음을 초래할 수 있는 다른 결함들과 트랩 및 재결합 중심에 의해 방해를 받지 않은 접합된 경계면에 걸친 전류 운반을 허용하는 특히 공유 접합된 웨이퍼들의 형성을 위한 구조물과 제작 방법을 교시한다. 낮은 처리 온도는 열적으로 정합되지 않고 사전 처리된 접합 파트너들의 사용을 허용한다. 접합된 경계면들에 걸친 효율적인 전하 수집은 접합 전에 얕은 수소 주입물에 의해 경계면 결함들을 부동태화함으로써 확립된다.
본 발명의 목적은 의도되지 않은 결함 관련된 전위 장벽들과, 도핑 레벨에 관계없고 공유 접합된 웨이퍼 쌍들 사이의 경계면에 평행하고 수직인 전기적 운반 성질들에 대한 트랩과 재결합 중심의 부정적인 효과를 없애는 것이다. 모든 구조물과 공정들은, 예를 들면 열팽창 계수들 또는 금속화를 포함하는 장치 처리의 모든 레벨들을 겪은 웨이퍼들의 큰 부정합(mismatch)을 나타내는 웨이퍼들의 접합을 허용하기 위해 저온에서 실행된다. 본 발명은 예를 들면 실리콘 웨이퍼들에 접합된 3족-5족 반도체들의 고효율 다중 접합 태양 전지들, Si 드라이버 전자 기기(electronics)와 통합된 전력 장치들, CMOS 집적된 기본 입자 이미징 검출기, 밀리미터 파(wave)들로부터 적외선, 광학, 및 자외선 파장들을 통해 부드러운(soft) X선 체제(regime)까지의 낮은 에너지 전자기 복사선에 관한 검출기들뿐만 아니라, 높은 에너지 X선 이미징 검출기들로의 고해상도 단일 광자 매체에 적용된다.
본 발명의 목적은 좁은 공간 전하(charge) 층들을 통한 터널링(tunnelling)을 초래하는 높은(high) 도핑의 필요성 없이, 접합된 반도체 경계면들을 가로지르는 전하들의 방해받지 않는 수집에 알맞은 구조물과 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 완전히 CMOS 처리된 웨이퍼들과 양립 가능한 온도들에서 형성된 접합된 반도체 경계면들에 걸친 의도되지 않은, 결함 관련된 장벽들과 연관된 밴드 굽음에 의해 영향을 받지 않은 전기적 운반에 알맞은 구조물과 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 접합된 반도체 경계면들에 평행하게 전파하거나 접합되니 반도체 경계면들을 가로질러 전파하는 전하 캐리어들이 분산되는 것을 없애는 데 알맞은 구조물과 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 산화물이 없는 저온 공유 웨이퍼 접합 동안에 형성된 경계면 결함들의 부동태화에 알맞은 구조물과 방법을 제공하는 것이다.
유리한 일 실시예에서는, 경계면 결함들이 얕은 주입물로부터 경계면 쪽으로 확산된 수소에 의해 부동태화될 때, 산화물이 없는 저온 웨이퍼 접합이 트랩, 재결합 중심, 및 의도되지 않은 결함 유도된 차단 장벽들과 연관된 밴드 굽음에 의해 방해를 받지 않은 공유 접합된 경계면을 전류가 가로지르는 것을 허용한다.
또 다른 유리한 실시예에서는, 산화물이 없는 저온의 웨이퍼 공유 접합에 관한 시스템과 방법이 접합된 경계면들에 걸쳐 효율적인 전하 수집을 요구하는 다양한 응용예에서 사용될 수 있다.
본 발명의 이들 및 다른 목적은 도면, 명세서, 및 청구항에서 설명된다.
도 1은 저온의 산화물이 없는 웨이퍼 접합 이전과 이후의 2개의 웨이퍼를 도시하는 개략적인 도면.
도 2a는 산화물이 없는 웨이퍼 접합 이전과 이후의 제2 웨이퍼와 전자 회로들이 있는 가공된 웨이퍼를 도시하는 개략적인 도면.
도 2b는 저온의 산화물이 없는 웨이퍼 접합 이전과 이후의 전자 회로들이 있는 2개의 가공된 웨이퍼를 도시하는 개략적인 도면.
도 2c는 접합 이전과 이후의 층 더미가 있는 가공된 웨이퍼, 층 더미가 있는 제2 웨이퍼, 및 층 더미들의 추가적인 패터닝 후의 제2 웨이퍼를 도시하는 개략적인 도면.
도 3a는 수소 임플란트가 있는 웨이퍼와, 저온 어닐(anneal)이 후속하는, 저온의 산화물이 없는 웨이퍼 접합 이전과 이후의 제2 웨이퍼를 도시하는 그래프.
도 3b는 수소 임플란트가 있고, 저온 어닐이 후속하는, 저온의 산화물이 없는 웨이퍼 접합 이전과 이후의 2개의 웨이퍼를 도시하는 그래프.
도 4는 마스크를 통한 선택적인 수소 임플란트가 있는 웨이퍼와, 저온 어닐이 후속하는, 저온의 산화물이 없는 웨이퍼 접합 이전과 이후의 제2 웨이퍼를 도시하는 그래프.
도 5는 결함이 관련된 전위 장벽을 형성하지 않는, 공유 웨이퍼 접합을 위한 개략적인 처리 흐름을 도시하는 그래프.
도 6a는 웨이퍼 접합 이전의 전자 회로들이 있는 가공된 웨이퍼와 핸들링 웨이퍼를 도시하는 그래프.
도 6b는 전자 회로들이 있는 가공된 웨이퍼에 영구적으로 접합된 핸들링 웨이퍼를 도시하는 그래프.
도 6c는 핸들링 웨이퍼에 영구적으로 접합된 전자 회로들이 있는 얇아진 가공된 웨이퍼를 도시하는 그래프.
도 6d는 TSV(through-silicon-vias)와 전자 회로들이 접촉한 후에 핸들링 웨이퍼에 영구적으로 접합된 얇아진 가공된 웨이퍼를 도시하는 그래프.
본질적으로, 본 발명의 방법은 2개의 반도체 웨이퍼 사이의 공유 결합된 경계면에서 결함 유도된 경계면 전위 장벽들을 감소시킨다. 이러한 방법은 공유 결합된 웨이퍼 쌍을 형성하고, 접합된 경계면으로 주입된 수소가 확산하도록, 접합 전에 적어도 하나의 웨이퍼에서 얕은(1㎚ 내지 500㎚ 깊이) 수소 임플란트를 생성하는 단계와, 저온(100℃ 내지 400℃)에서 접합된 웨이퍼들을 어닐하는 단계를 포함한다.
이러한 방법은 접합 전에 웨이퍼들 모두의 표면들로부터 표면 산화물들을 제거하는 단계를 포함하고, 트랩(trap)들과 재결합 중심들을 부동태화하는 단계, 및 전류가 접합된 경계면에 걸쳐 방해받지 않고 흐르는 것을 허용하기 위해 2개의 공유 결합된 반도체 웨이퍼들 사이의 공유 결합된 경계면에서 결함 유도된 경계면 전위 장벽들을 감소시키는 단계를 포함한다.
이제, 도 1을 참조하면, 직접적이고 산화물이 없는 접합된 웨이퍼 쌍(111)으로 이루어진 구조물의 일반적인 실시예(100)는 웨이퍼(110)를 포함할 수 있고, 이러한 웨이퍼(110)는 예를 들면 1011 내지 1012, 1012 내지 1013, 1013 내지 1014, 1014 내지 1015, 1015 내지 1016, 1016 내지 1017, 1017 내지 1018, 1018 내지 1019, 및 1019 내지 1020㎝-3을 포함하는 레벨들의 범위 내에 있는 레벨로 명목상으로 도핑되지 않거나 도핑될 수 있다. 웨이퍼(110)는 위쪽 표면(114)과, 평면 형태의 매끈한 아래쪽 표면(118)을 가지고, 이러한 표면(118)은 접합 전에 0.5㎚의 크기를 갖는 거칠기를 갖는다. 접합된 웨이퍼 쌍(111)은 예를 들면 1011 내지 1012, 1012 내지 1013, 1013 내지 1014, 1014 내지 1015, 1015 내지 1016, 1016 내지 1017, 1017 내지 1018, 1018 내지 1019, 및 1019 내지 1020㎝-3을 포함하는 레벨들의 범위 내에 있는 레벨로 명목상으로 도핑되지 않거나 도핑될 수 있는 웨이퍼(120)를 더 포함할 수 있다. 웨이퍼(120)는 접합 전에, 평면 형태의 매끈한 위쪽 표면(124)과 아래쪽 표면(128)을 가지고, 이러한 표면(124)은 0.5㎚의 크기를 갖는 거칠기를 갖는다. 웨이퍼(110)의 표면(118)과 웨이퍼(120)의 표면(124)은, 접합 표면에 산화물이 없게 하기 위해, 예를 들면 낮은 에너지 플라즈마 또는 레이저 탈착(desorption), 예를 들면 Ne, Ar, Xe, 또는 N 플라즈마에 의한 플라즈마 활성화에 의한 부동태화 층의 제거가 후속하는 습식-화학(wet-chemical) 세정 및 부동태화를 포함하는 수단의 목록으로부터의 임의의 수단에 의해 활성화된다. 저온 공유 접합(130)에서 웨이퍼(120)의 위쪽 표면(124)에 접합된 웨이퍼(110)의 아래쪽 표면(118)을 포함하는 접합된 웨이퍼 쌍(111)에는, 전류가 트랩, 재결합 중심 또는 의도되지 않은 결함 관련된 경계면 전위 장벽과, 전기장(144)이 존재할 때, 예를 들면 웨이퍼(110)와 웨이퍼(120) 사이의 전압(148)에 의해, 또는 임의의 다른 수단에 의해 발생된 연관된 밴드 굽음(band bending)에 의해 방해를 받지 않고 접합된 경계면(134)을 가로지르기 위한 수단이 제공된다. 의도되지 않은 전위 장벽과 접합된 경계면에서의 연관된 밴드 굽음은 예를 들면 동일한 반도체 재료(예를 들면, Si 웨이퍼들)로 만들어진 웨이퍼들과 동일한 도핑 타입으로 이루어진 접합된 웨이퍼 쌍들의 에너지 갭(gap)에서 경계면 결함 상태들에 의한 페르미 준위 고정(Fermi level pinning)에 의해 야기된다. 예를 들면 1013㎝-3 내지 1015㎝-3까지 도핑된 2개의 접합된 n-도핑된 Si 웨이퍼들 사이의 경계면에 전위 장벽이 존재하는데 반해, n도핑된 Si 웨이퍼와 p도핑된 Si 웨이퍼 사이의 전위 장벽은 의도적인 것으로 간주되는데, 이는 그것이 p-n 접합에 존재하는 공지된 장벽이기 때문이다. 마찬가지로, 상이한 재료로 만들어지지만 비슷한 도핑 타입을 갖는 2개의 웨이퍼 사이의 이상적이고 결함이 없는 경계면에서의 전위 장벽은, 특징적인 밴드 오프셋(band offset)에 의해 주어진 의도적인 것으로 간주된다. 예를 들면, GaAs의 전도대는 이상적인 Si와 GaAs 표면들 사이의 공유 웨이퍼 접합에서 Si의 전도대보다 명확히 더 높은 에너지에 존재하게 된다. 그러므로 상당한 밴드 굽음이 없을 때에는, 이상적인 접합된 경계면의 GaAs 측으로부터 Si 측으로 이동하는 전자들은 이러한 경계면을 자유롭게 가로지르는데 반해, 반대 방향으로 이동하는 전자들은 전위 계단을 타고 넘어야 한다. 하지만, 이는 예를 들면 전자들이 갇히거나 흩어질 수 있는 결함이 있는 경계면들에서는 그러하지 아니하다.
이제, 도 2a를 참조하면, 직접적이고 산화물이 없는 웨이퍼 접합의 제1 실시예(200)는 웨이퍼(220)에 공유 접합된 전자 웨이퍼(210)로 이루어진 장치(211)를 포함할 수 있다. 위쪽 표면(214)과 아래쪽 표면(218)을 갖는 전자 웨이퍼(210)는, 예를 들면 위쪽 표면(214)상의 다양한 금속화 및 유전성(dielectric) 층들에서 배치될 수 있는 금속 라인(line)들에 의해 연결된 장치(217)들로 만들어진 통합된 전기 회로(216)들이 있는 가공된 웨이퍼일 수 있다. 게다가, 전자 웨이퍼(210)는 웨이퍼(220)가 센서 웨이퍼(흡수체 웨이퍼라고도 알려진)인 구조물에서 웨이퍼(220)에서 발생된 전하들을 수집하기 위해 전기 회로(216)들과 교신을 행하는 전하 수집기(219)를 포함할 수 있다. 웨이퍼(210)는 접합된 장치 구조물(211)에서 순수하게 기계적인 지지체로서 작용하는 Si 웨이퍼일 수 있다. 게다가, 웨이퍼(210)는 예를 들면 다중 접합(multi-junction) 태양 전지 구조물과 같은 장치에서 전기적 또는 광전자 기능들을 떠맡을 수 있다. 대안적으로, 웨이퍼(210)는 다층 금속과 유전성 층 스택(stack)의 형성을 포함하는 풀 프론트 엔드(full front end) CMOS 처리를 겪을 수 있다. 웨이퍼(220)는 예를 들면, 장치 구조물(211)에서 소립자 또는 연질 X선 탐지를 위한 센서 웨이퍼로서 기능을 행할 때, 1000Ω㎝ 위 또는 1000 내지 10000Ω㎝ 또는 심지어 10000 내지 30000Ω㎝의 범위를 갖는 저항률을 갖는 고 저항성 Si 웨이퍼일 수 있다. 웨이퍼(220)는 또한 x가 0<x≤1인 범위, 즉 0에 가까운 것부터 순수한 Ge까지 Ge 함유량(content)을 포함하는 범위에 있는 Si1 - xGex 합금 웨이퍼일 수 있다. Si1 - xGex 합금 웨이퍼는 벌크(bulk) 합금 웨이퍼 또는 대안적으로는 Si 기판상의 에피텍셜 Si1 - xGex 합금 층으로 이루어진 에피텍셜 웨이퍼일 수 있다. 웨이퍼(220)는 SiC 웨이퍼이거나, Si 기판상에 에피텍셜 SiC층을 포함하는 에피텍셜 SiC 웨이퍼일 수도 있다. 대안적으로, 웨이퍼(220)는 화합물(compound) 반도체 웨이퍼일 수 있는데, 이러한 화합물 반도체 웨이퍼는 예를 들면, GaAs, InP, x가 0<x≤1인 InxGa1 - xAs, x가 0<x≤1이고 y가 0<y≤1인 InxGa1 - xAs1 - yPy, CdTe, x가 0<x≤1인 Cd1 - xZnxTe를 포함하는 반도체들의 목록으로부터의 화합물 반도체를 포함한다. 웨이퍼(220)는 또한, 예를 들면 Si 또는 화합물 반도체 기판상에서 성장한, GaAs, InP, x가 0<x≤1인 InxGa1 - xAs, x가 0<x≤1이고 y가 0<y≤1인 InxGa1 - xAs1 - yPy, CdTe, x가 0<x≤1인 Cd1 - xZnxTe를 포함하는 목록으로부터 적어도 하나의 반도체층을 포함하는 에피텍셜 화합물 반도체 웨이퍼일 수 있다. 저온의 공유 웨이퍼 접합(230)은 웨이퍼(210)의 아래쪽 면(218)과 웨이퍼(220)의 위쪽 면(224) 사이의 산화물이 없는 접합된 경계면(234)을 제공한다.
웨이퍼 접합(230)에는 전기장(244)이 존재할 때 전하 수집기(219)에 의해 제어되고 전기 회로(216)들에 의해 더 처리되게 하기 위해, 경계면(234)을 가로지르는 전류를 구동하는 트랩들, 재조합 중심, 또는 의도되지 않은 결함 관련된 경계면 장벽 및 연관된 밴드 굽힘에 의해 방해를 받지 않은 접합된 경계면(234)을 전하(240)가 가로지르는 것을 허용하는 수단이 제공된다. 전하 수집기(219)는 예를 들면, 흡수체 웨이퍼(220)에서 발생되고 처리될 경계면(234)을 가로지르며 판독(readout) 회로(216)들에 의해 판독된 전하들을 수집하기 위해 화소 검출기의 화소들을 정의할 수 있다.
이제, 도 2b를 참조하면 직접적이고 산화물이 없는 웨이퍼 접합의 제2 실시예(200')는 웨이퍼(220')에 공유 접합된 웨이퍼(210')로 이루어진 장치(211')를 포함할 수 있고, 이들 모두는 장치 처리(device processing)를 거치게 될 수 있다. 위쪽 면(214')과 아래쪽 면(218')이 있는 전자 웨이퍼(210')는 예를 들면 위쪽 면(214')상에서 다양한 금속화 층 및 유전체 층에 배치될 수 있는 금속 선들에 의해 연결된 장치(217')들을 포함하는 통합된 전기 회로(216')들이 있는 처리된 웨이퍼일 수 있다. 게다가, 전자 웨이퍼(210')는 웨이퍼(220')가 센서 웨이퍼인 구조물에서 웨이퍼(220')에서 발생된 전하들을 수집하기 위해, 전기 회로(216')와 교신하는 전하 수집기(219')를 포함할 수 있다. 웨이퍼(210')는 예를 들면 관련 분야에서 알려진 바와 같은 완전한(full) CMOS 처리를 거친 Si 웨이퍼일 수 있다. 위쪽 면(224')과 아래쪽 면(228')이 있는 전자 웨이퍼(220')는, 선택적으로는 예를 들면 전기 회로(226')들과 교신하는 선택적인 전하 수집기(229')와 아래쪽 면(228') 상의 다양한 금속화 및 유전체 층들에서 선택적으로 배치될 수 있는 금속 선들에 의해 연결된 장치(227')들을 포함하는 통합된 전기 회로(226')가 있는 처리된 웨이퍼일 수 있다. 이러한 실시예의 양태들에서는, 직접적인 접착된 웨이퍼 쌍들(210', 220')이 전력(power) 전자 회로들이 동일한 칩 상에서 드라이버 전자기기(electronics)를 가지고 통합되는 구조물이 생기게 할 수 있다. 실시예의 일 양태에서는 웨이퍼(220')가 예를 들면 전력 MOSFET(metal-oxide field-effect transistor)들과 같은 전력 전자 장치들을 제공하기 위해 CMOS 처리를 겪은 SiC 웨이퍼일 수 있다(예를 들면 본 명세서에 전문이 참조로 통합되어 있는, Dimitrijev 등의 Microelectronics Reliability 43, 225 (2003)를 참조하라). 이러한 실시예의 또 다른 양태에서는, 웨이퍼(220')가 예를 들면 AlGaN/GaN 헤테로 접합에 기초한 HEMT(high electron mobility transistor)들에 의해 전력 전자 장치 및 회로들로 처리된 GaN 웨이퍼일 수 있다(예를 들면 본 명세서에 전문이 참조로 통합되어 있는, R.Pengelly 등의 IEEE Transactions on Microwave Theory and Techniques 60, 1764 (2012)를 참조하라). GaN 웨이퍼는 또한 SiC, 사파이어 또는 Si 기판상에 GaN과 다른 3족(group Ⅲ) 질화물층들을 포함하는 에피텍셜 웨이퍼일 수 있다. SiC 또는 GaN에 기초한 전력 전자 응용예 모두에서는, 전력 전자 웨이퍼(220')가 예를 들면 웨이퍼(210')를 통해 연장하는 TSV(through-silicon-vias)(250')에 의해 CMOS 처리된 Si 드라이버 전자 기기를 함유하고, 금속 대 금속 접합에서 웨이퍼(220')를 통해 연장하는 스루-비아(through-vias)(252')에 접합되어 있는 웨이퍼(210')와 교신을 행할 수 있다. 직접 접합되는 대신, 이들 스루-비아들은 웨이퍼(210')의 아래쪽 면(218') 상의 금속 접합 패드(pad)(254')와 웨이퍼(220')의 위쪽 면(224') 상의 대응하는 금속 접합 패드(254')와 전기적으로 교신을 행할 수 있다. 그러므로 공유 반도체-반도체 접합(230') 외에, 실시예(200')는 또한 예를 들면 Cu-Cu 접합 또는 Ni-Ni 접합과 같은 금속 대 금속 접합(258')을 함유할 수 있다.
저온 공유 웨이퍼 접합(230')은 웨이퍼(210')의 아래쪽 면(218')과 웨이퍼(220')의 위쪽 면(224') 사이에 산화물이 없는 접합된 경계면(234')을 제공한다. 웨이퍼 접합(230')에는 의도적이지 않은 결함에 관련된 경계면 장벽과, 장치(211')의 기능성에 영향을 미치는 연관된 밴드 굽힘을 생기게 할 수 있는 접합된 경계면(234')에서의 재결합 중심 및 트랩과 같은 국소화된 전자 결함 상태들을 제거 또는 부동태화하기 위한 수단이 제공된다. 다시 말해, 웨이퍼(210')의 반도체 층(215')의 기능성 또는 웨이퍼(220')의 반도체 층(225')의 기능성은 공유 접합(234')에서의 결함들의 존재에 의해 영향을 받지 않는다. 이는 예를 들면 수소에 의해 접합된 경계면(234')에서의 결함 부동태화의 결과인데, 이에 의해 층들(215', 225')에서의 캐리어 고갈이 회피될 수 있고 분산(scattering)이 감소 또는 제거된다. 접합된 경계면(234')에서의 분산의 감소는, 예를 들면 층(225')이 HEMT의 높은 이동도를 갖는 층을 포함할 때, 중요할 수 있다. 이러한 실시예의 일 양태에서는, 접합된 경계면(234')에 걸친 전하(240')들의 운반이, 예를 들면 웨이퍼(220')가 센서 웨이퍼일 때 웨이퍼들(210', 220') 사이의 전기적 접속(258')을 가로지르는 전류 외에, 전기장(244')의 존재시 요구될 수 있다. 국소화된 전자 결함 상태들의 제거 또는 부동태화는 이 경우 동등하게 중요할 수 있다.
이제, 도 2c를 참조하면, 직접적이고 산화물이 없는 공유 웨이퍼 접합의 제3 실시예(200")는 웨이퍼(220")에 웨이퍼(210")를 접합하는 것을 포함할 수 있다. 위쪽 면(214")과 아래쪽 면(218")이 있는 웨이퍼(210")는, 예를 들면 위쪽 면(214") 상에서 다양한 금속화 및 유전체 층에서 배치될 수 있는 금속 선들에 의해 연결된 장치(217")들을 포함하는 통합된 전기 회로(216")들이 있는 전자 웨이퍼일 수 있다. 게다가, 전자 웨이퍼(210")는 웨이퍼(220")가 센서 웨이퍼인 구조물에서 웨이퍼(220")에서 발생된 전하들을 수집하기 위해 전기 회로(216")들과 교신을 행하는 전하 수집기(219")를 포함할 수 있다. 웨이퍼(210")는 예를 들면 Si 웨이퍼일 수 있고, 그러한 Si 웨이퍼의 위쪽 면(214")은 CMOS 처리를 겪었다. 반대쪽 위쪽 면(214")에서는 상이하게 도핑된 층들(261", 262", 263")로 이루어진 적층체(stack)(215") 중 적어도 하나의 층을 웨이퍼(210")가 더 포함할 수 있고, 이러한 적어도 하나의 층은 웨이퍼(210")의 몸체의 도핑과는 상이한 도핑 타입을 가진다(즉, CMOS 처리된 기판). 웨이퍼(210")는 선택적으로 SOI(silicon-on-insulator) 웨이퍼와 같은 얇아진 웨이퍼일 수 있고, 이 경우 그것의 기판과 산화물 상자(box)는 제거되었다. 예를 들면, 얇게 하는(thinning) 동안 또는 공유 접합 동안에 얇은 웨이퍼가 기계적으로 안정화될 필요가 있는 곳에서는 공유 접합된 구조물을 제작하는 것이 핸들링(handling) 웨이퍼(240", 242")의 사용을 수반할 수 있다는 점이 이해된다. 트랩, 재결합 중심 또는 의도지 않은 결합과 관련된 경계면 장벽들에 의해 방해를 받지 않은 접합된 경계면(234")을 전하가 가로지르는 것을 허용하기 위해 전자 결함 상태를 부동태화하기 위한 수단으로서 공유 접합 전에, 웨이퍼(210")의 아래쪽 면(218")에 소량의 수소가 선택적으로 주입될 수 있다.
위쪽 면(224")과 아래쪽 면(228")이 있는 웨이퍼(220")는, 예를 들면 0≤x≤1인 Si1 - xGex, GaAs, InP, x가 0<x≤1인 InxGa1 - xAs, x가 0<x≤1이고 y가 0<y≤1인 InxGa1-xAs1-yPy, CdTe, x가 0<x≤1인 Cd1 - xZnxTe를 포함하는, 상이하게 도핑될 수 있는 반도체 층들의 적층체(225")로부터 적어도 하나의 원소 반도체 및/또는 화합물 반도체 층을 포함하는 웨이퍼일 수 있다. 웨이퍼(220')는 또한 Si 상에서 에피텍셜 방식으로 성장한 적층체(225")로부터 적어도 하나의 반도체층 또는 이 경우 핸들링 웨이퍼(242")로서도 작용할 수 있는 화합물 반도체 기판을 포함하는 에피텍셜 반도체 웨이퍼일 수 있다. 웨이퍼(220')는 예를 들면 진성(intrinsic) 층(221"), 그리고 선택적인 많이 도핑된 캡(cap) 층(223")을 갖는 Ge 웨이퍼일 수 있다. 위쪽 면(224")에는 공유 접합 후 저온 층이 쪼개지는 것을 허용하기 위해 선택적으로 수소가 주입될 수 있다(예를 들면, 본 명세서에 전문이 참조로서 통합되어 있는 I.P Ferain 등의 J.Appl. Phys. 107, 054315 (2010)를 참조하라). 웨이퍼(220")는 또한 핸들링 웨이퍼(242")로서도 작용하는 Si 기판상에서 에피텍셜 방식으로 성장한 에피텍셜 Ge 웨이퍼일 수 있다. 선택적으로, Ge 층은 많이 도핑된 Ge 접촉 층(223")의 상부에 도핑되지 않은 Ge 층(221")을 포함할 수 있다. 대안적으로, 웨이퍼(220")는 예를 들면 핸들링 웨이퍼(242")로도 작용하는 GaAs 기판 상의 많이 도핑된 접촉 층의 상부에 도핑되지 않은 층을 동등하게 포함할 수 있는 에피텍셜 InxGa1-xAs층으로 이루어진 에피텍셜 웨이퍼일 수 있다. 선택적으로, 웨이퍼(220")의 위쪽 면(224")에는, 트랩, 재결합 중심 또는 의도되지 않은 결함 관련된 경계면 장벽과 연관된 밴드 굽음에 의해 방해받지 않은 접합된 경계면(234")을 전하가 가로지르는 것을 허용하기 위해, 전자 결함 상태들을 부동태화하기 위한 수단으로서 공유 접합 전에, 소량의 수소가 주입될 수 있다.
실시예(200")의 전형적인 구현예는 선택적 층 적층체(225")가 있는 선택적으로 얇게 된 센서 웨이퍼(220")에 공유 결합된 선택적인 Si 층 적층체(215")가 있는 판독 웨이퍼(210")에 의해 형성된 장치 구조물(211")에 의해 제공된 화소 검출기일 수 있다. 얇게 된 센서 웨이퍼(220")는 예를 들면 접합 전에 수소가 주입되는 웨이퍼(220")의 위쪽 면의 저온 웨이퍼 분열에 의해 얻어질 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, I.P. Ferain 등에 의한 J. Appl. Phys. 107, 054315(2010)을 참조하라). 웨이퍼 분열 후, 얇은 접합된 웨이퍼(220")는 아래쪽 면(223")을 평탄화하기 위해, 선택적인 화학 기계적 연마(polishing)를 거칠 수 있다. 대안적으로, 얇아진 웨이퍼(220'")는 웨이퍼(220")가 에피텍셜 웨이퍼인 경우에 기판(242")을 제거함으로써 얻어질 수 있다. 선택적인 층 적층체(215", 225'")는 바람직하게는 전기 접촉 층으로서 작용할 수 있는 층(223")을 제외하고 낮게 도핑된다(저항성이 높게). 낮은 도핑은 충분한 전압이 층(223")과 전하 수집기들(219") 사이에 인가될 때 층 적층체(215", 225")에 실질적으로 자유 캐리어가 고갈되는 것을 허용할 수 있다. 그로 인해, 센서 층 적층체(225'") 상의 입사된 복사선에 의해 발생된 전하들은 전하 수집기(219")에 의해 수집될 드리프트(drift)에 의해 적층체(225'"), 접합된 경계면(234"), 및 적층체(215")를 가로지를 수 있다.
실시예(200")의 또 다른 전형적인 구현예는 층 적층체(225")의 공유 접합 및 선택적인 얇아짐 후 층 적층체(215", 225", 225'")를 추가로 패터닝하여 형성된 화소 검출기(211'")일 수 있다. 화소들이 전기적으로 고립되도록, 웨이퍼(220")의 층 적층체(225", 225'"), 접합된 경계면(234"), 그리고 웨이퍼(210")의 층 적층체(215")를 통한 에칭에 의해 화소들(232")이 형성된다. 전하 수집기들은, 이 경우 많이 도핑될 수 있는 층(216")과 직접 교신을 행한다. 화소 검출기(211")는 예를 들면, 층 적층체(225", 225'")에서 광자들에 의해 발생된 신호를 증배하기 위해, 이 경우 많이 n 도핑된 Si 층(216"), 진성 Si 증배층(262"), 및 p 도핑된 Si 전하 층(263")으로 이루어질 수 있는 층 적층체(215")에 의해 형성된 판독 웨이퍼(210")에서 애벌런치(avalanche) 구역을 포함할 수 있다. 화소 검출기(211")의 제작은 웨이퍼(210")의 표준 CMOS 처리에 의해 이루어진 판독과 양립하게 만들어지는데, 이는 센서 층 적층체(225", 225'")가 센서 층의 직접적인 에피텍셜 성장을 위해 필요로 한 일상적인 기판 온도들보다 훨씬 아래의 온도에서 형성된 웨이퍼 접합(230")에 의해 판독과 교신을 행하기 때문이다. 공유 접합은, 예를 들면 실온과 300℃ 사이의 온도 범위 또는 실온에서 행해질 수 있다. 화소 검출기(211")가 근적외선 이미징(imaging)을 위해 사용될 때, 센서 층 적층체(225", 225'")는, 예를 들면 두껍게 p도핑된 Ge 층(223")과 진성(도핑되지 않은) Ge 흡수층(221")으로 이루어질 수 있다(예를 들면 전문이 본 명세서에 참조로 통합되어 있는, J. Michel 등의 Nature Photonics 4, 527(2010)을 참조하라). 접합된 경계면(234")에서의 국소화된 상태들은 바람직하게는 전기적으로 비활성화되도록 수소에 의해 부동태화되고, 그로 인해 그것들이 증배되는 판독 웨이퍼(210")의 애벌런치 구역(262")으로 흡수층(221")에서의 광 충돌에 의해 발생된 전하들의 방해받지 않은 흐름을 보장한다. 또 다른 적합한 센서 웨이퍼는 많이 p 도핑된 InxGa1 - xAs 접촉층(223")의 상부에서 진성인 InxGa1-xAs 흡수체 층(221")을 가지는 층 적층체(225", 225'")로 이루어질 수 있다. 바람직하게, In 함유량(x)은 접합된 경계면(234")에서 그러한 경계면을 가로지르는 캐리어 흐름을 방해할 수 있는 큰 밴드 오프셋(band offset)들을 회피하기 위해 약 0.2 미만으로 유지된다. 더 나아가, 공유 접합(230")을 형성한 후 제거될 수 있는 GaAs 기판(242") 상에서 에피텍셜 방식으로 InGaAs를 성장시키기 위해 낮은 In 함유량이 선호된다. 흡수층(221")을 위한 직접적인 간극(gap) 반도체들을 바람직하게 포함하는 다른 재료 조합들이, 예를 들면 접합(230")이 형성된 후 번갈아 제거될 수 있는 InSb 기판(242") 상에서 에피텍셜 방식으로 성장될 수 있는 Cd1 - xZnxTe 및 CdTe와 함께, GaAs, InP, 및 그것들의 합금과 같은 적외선, 가시광선, 자외선 또는 소프트 X선 이미징용으로 적합할 수 있다.
실시예(200")의 다른 구현예에서는 판독 웨이퍼 적층체(215")가 전하 수집기(219")들과 교신을 행하는 단일 도핑된 Si 층(261")으로 구성될 수 있고, 그로 인해 애벌런치 증배 층이 없다. 센서 웨이퍼 적층체(225", 225'")는 예를 들면 적외선, 가시광선 또는 자외선 이미징용으로 적합한 임의의 반도체가 사용될 수 있는 p-i-n 구성을 생기게 하는 하나의 추가적인 도핑된 층으로 번갈아 만들어질 수 있고, 이는 예를 들면 x가 0≤x≤1인 Si1 - xGex, GaAs, InP, x가 0<x≤1인 InxGa1 - xAs, x가 0<x≤1이고 y가 0<y≤1인 InxGa1 - xAs1 - yPy, CdTe, x가 0<x≤1인 Cd1 - xZnxTe, HgxCd1 - xTe, SiC, 및 다이아몬드를 포함하는 적합한 반도체들의 목록으로부터 취해진다.
이제, 도 3a를 참조하면 트랩, 재결합 중심들 또는 의도하지 않은 결함 관련된 경계면 장벽들과 연관된 밴드 굽음에 의해 방해를 받지 않은, 접합된 경계면(334)에 걸쳐 전하 수송을 위한 직접적이고 산화물이 없는 웨이퍼 접합을 실현하는 실시예(300)는, (1) 웨이퍼(310)에 위쪽 면(314)과 아래쪽 면(318)을 제공하는 단계, (2) 예를 들면 그라인딩(grinding) 및 화학적 기계 연마에 의해 아래쪽 면(318)을 평탄화하여, 예를 들면 위쪽 면(314)상으로의 산화물 대 산화물(oxide-to-oxide) 접합에서 핸들링 웨이퍼를 선택적으로 접합한 후 웨이퍼(310)의 두께를 대단히 선택적으로 감소시키는 단계를 포함할 수 있다. 평탄화 및 핸들링 웨이퍼 접합은, 웨이퍼(310)가 아래쪽 면(318) 상에서 적어도 하나의 에피텍셜 층을 포함하는 에피텍셜 웨이퍼일 때, 선택적으로 생략될 수 있고, 실시예(300)는 (3) 주입 단계(350)에서 평균 깊이(예컨대, 200㎚ 내지 500㎚, 또는 바람직하게는 100㎚ 내지 200㎚, 또는 더 바람직하게는 10㎚ 내지 100㎚, 또는 심지어 1㎚ 내지 10㎚)(356)까지 수소 원자(354)들을 주입하는 단계, (4) 미립자가 없는 아래쪽 면(318)이 공유 접합용 제1 면으로서 작용하게 하기 위해 웨이퍼(310)를 세정하는 단계, (5) 예를 들면 습식 화학적 또는 건식 에칭에 의해 또는 습식 화학적 에칭과 건식 에칭이 결합된 것에 의해 아래쪽 면(318) 상의 산화물을 제거하는 단계, (6) 웨이퍼(320)에 위쪽 면(324)과 아래쪽 면(328)을 제공하는 단계, (7) 핸들링 웨이퍼를 예를 들면, 아래쪽 면(328) 상으로 산화물 대 산화물 접합으로 임의로 접합한 후 그라인딩 및 화학적 기계 연마에 의해 위쪽 면(324)을 평탄화하는 단계를 포함할 수 있다. 평탄화 및 핸들링 웨이퍼 접합은 웨이퍼(320)가 위쪽 면(324) 상에서 적어도 하나의 에피텍셜 층을 포함하는 에피텍셜 웨이퍼일 때 임의로 생략될 수 있고, (8) 공유 접합을 위해 제2 표면으로서 작용하게 하기 위해 위쪽 면(324)이 미립자가 없게 되도록 웨이퍼(320)를 세정하는 단계, (9) 산화물이 없는, 저온 공유 접합(330)에 의해 웨이퍼(320)의 위쪽 면(324)에 웨이퍼(310)의 아래쪽 면(318)을 접합시키는 단계, (10) 예를 들면 매달려 있는 접합들에 의해 형성된 트랩들과 재결합 중심들과 같은 임의의 점 결함(point defect)(358)들을 부동태화하고, 임의의 의도하지 않은 경계면 전위 장벽들과 그러한 점 결함들에 의해 유도된 연관된 밴드 굽음을 없애기 위해 매우 저온에서(예를 들면, 100℃와 400℃ 사이, 또는 바람직하게는 200℃와 300℃ 사이의 범위에서) 어닐링함으로써, 주입된 수소 원자(354)들이 경계면(334)을 향해 확산하게 하는 단계를 포함한다. 부득이한 웨이퍼 비틀림과 기울어짐(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, T. Akatsu 등의 J. Mat. Sci. 39, 3031(2004)을 참조하라)의 결과로서 야기된 디스로케이션들은 그것들의 코어(core) 내로의 수소 확산에 의해 마찬가지로 부동태화될 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, A. Loshachenko 등의 in Phys. Stat. Sol. C10, 36(2013)을 참조하라).
단계 (3) 내지 단계 (5)의 순서는, 예를 들면 어디서 그리고 어떻게 수소 주입 단계가 실행되는지에 따르는 특별한 필요성에 따라서 서로 바뀔 수 있다. 단계 (3)에서의 수소의 주입은, 예를 들면 저전압 아크 방전 또는 유도 결합된 라디오 주파수 플라즈마 방전에 의해 발생된 낮은 에너지 수소 플라즈마에 의해 실현될 수 있다. 최대 100A인 높은 방전 전류와 20 내지 35V인 낮은 전압을 갖는 아크 방전 플라즈마가 예를 들면 Si 웨이퍼들의 저온 플라즈마 세정에서 알려져 있고, 이로 인해 표면 산화물이 제거될 수 있으며 웨이퍼(310)의 아래쪽 면(318) 상에서 약 20eV 이하인 이온 에너지에 대략적으로 대응한다(예를 들면 전문이 본 명세서에 참조로 통합되어 있는 미국 특허 Nr.5,308,950을 참조하라). 20eV 크기의 이온 에너지들은 CCR Technology(www.ccrtechnology.de/products.php)로부터의 유도 결합된 Copra DN250 CF 플라즈마 소스를 가지고 용이하게 실현될 수 있다. 30A의 전류 그리고 30V의 전압, 그리고 과도한 플라즈마 노출이 있는 아크 방전을 위해, 예를 들면 Si 표면 아래에 200㎚의 깊이까지 수소가 관찰되었다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, J.Ramm 등의 Thin Solid Films 228, 23(1993)을 참조하라). 이들 플라즈마 소스들은 모두 그것들이 또한 스퍼터링에 의한 표면 수소의 제거를 위해 또는 산화물의 건식 에칭을 위해 사용될 수 있는 접합 시스템의 활성화 모듈에 부착될 수 있다. 이러한 모드에서 작동 단계(4)는 단계(3) 전에 오고, 웨이퍼(310)가 높은 진공 접합 도구 내로 삽입되기 전에, 표면(318)의 습식 화학적 제거 및 수소 부동태화와 임의로 결합될 수 있다.
20eV 내지 20keV의 범위에 있는 수소의 낮은 에너지 주입은, 예를 들면 F-13790 Peynier-France(http://www.ion-beam-services.com)에서 이온 빔 서비스들에 의해서도 제공된다. 이러한 공정은 접합 도구 바깥쪽에서 행해지고, 단계 (3) 내지 (5)의 순서는 보통의 방식대로 행해질 수 있다.
접합 도구 안쪽에서 주입이 수행될 때 플라즈마를 함유하는 낮은 에너지의 수소에 노출되는 동안에 표면들이 소수성이 되는 것을 회피하기 위해, 주입 단계의 끝 쪽으로 수소를 스위치 오프(switch off)하고, 예를 들면 순수한 He 플라즈마로 표면을 노출시키는 것이 바람직할 수 있다. 경계면 결함 부동태화 목적으로, 경계면(334)에서의 매달려 있는 접합들의 개수에 따라서, 수소 원자 임플란트(354)의 인가량(dose)은 바람직하게는 낮게 유지된다. 오로지 디스로케이션들의 네트워크가 경계면에 존재할 때 가장 낮은 인가량이 사용될 수 있다. 예를 들면, 이 경우 1011at/㎠ 내지 1012at/㎠ 또는 1012at/㎠ 내지 1013at/㎠ 또는 1013at/㎠ 내지 1014 at/㎠ 범위에 있는 인가량으로 충분할 수 있다. 그것들의 두께에 따라서, 비정질 중간층(amorphous interlayer)들이 예를 들면 1014at/㎠ 내지 1015at/㎠ 또는 심지어 1015at/㎠ 내지 1016 at/㎠인, 다소 더 높은 인가량이 부동태화되는 것을 요구할 수 있다. 하지만, 어느 경우든 주입하는 동안에(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 A.Dommann 등의 J. Phys. D: Appl. Phys. 28, A144-A148(1995)를 참조하라) 또는 후속하는 저온 후-접합(post-bonding) 어닐(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는 Q.-Y. Tong 등의 Appl. Phys. Lett. 64, 625(1994)를 참조하라)에서 거품이 형성되는 것을 방지하게 충분히 낮은 인가량을 사용하는 것이 바람직하다.
접합된 경계면 쪽으로의 수소 확산을 위해 요구된 후-접합 어닐을 위한 어닐링 온도들은 약 하루 동안의 어닐링 시간에 관해서는 100℃ 내지 150℃의 범위에, 또는 1시간 정도의 어닐링 시간에 관해서는 바람직하게는 약 150℃ 내지 200℃의 범위에, 또는 수분 동안의 어닐링 시간에 관해서는 200℃ 내지 300℃의 범위에, 또는 약 1분간의 어닐링 시간에 관해서는 300℃ 내지 400℃의 범위에 있을 수 있다.
이제, 도 3b를 참조하면 트랩, 재결합 중심들 또는 의도하지 않은 결함 관련된 경계면 장벽들과 연관된 밴드 굽음에 의해 방해를 받지 않은, 접합된 경계면(334')에 걸쳐 전하 수송을 위한 직접적이고 산화물이 없는 웨이퍼 접합을 실현하는 실시예(300')는 (1) 웨이퍼(310')에 위쪽 면(314')과 아래쪽 면(318')을 제공하는 단계, (2) 예를 들면 그라인딩 및 화학적 기계 연마에 의해 아래쪽 면(318')을 평탄화하여, 예를 들면 위쪽 면(314')상으로의 산화물 대 산화물 접합에서 핸들링 웨이퍼를 선택적으로 접합한 후 웨이퍼(310')의 두께를 대단히 선택적으로 감소시키는 단계를 포함할 수 있다. 평탄화 및 핸들링 웨이퍼 접합은, 웨이퍼(310')가 아래쪽 면(318') 상에서 적어도 하나의 에피텍셜 층을 포함하는 에피텍셜 웨이퍼일 때, 선택적으로 생략될 수 있고, 실시예(300')는 (3) 주입 단계(350')에서 평균 깊이(예컨대, 200㎚ 내지 500㎚, 또는 100㎚ 내지 200㎚, 또는 더 바람직하게는 10㎚ 내지 100㎚, 또는 심지어 1㎚ 내지 10㎚)(356')까지 수소 원자(354')들을 주입하는 단계, (4) 예를 들면 습식 화학적 또는 건식 에칭에 의해 또는 습식 화학적 에칭과 건식 에칭이 결합된 것에 의해, 미립자가 없는 아래쪽 면(318')이 공유 접합용 제1 면으로서 작용하게 하기 위해 웨이퍼(310')를 세정하는 단계, (5) 아래쪽 면(318') 상의 산화물을 제거하는 단계, (6) 웨이퍼(320')에 위쪽 면(324')과 아래쪽 면(328')을 제공하는 단계, (7) 핸들링 웨이퍼를 예를 들면, 아래쪽 면(328') 상으로 산화물 대 산화물 접합으로 임의로 접합한 후, 그라인딩 및 화학적 기계 연마에 의해 위쪽 면(324')을 평탄화하는 단계를 포함할 수 있다. 평탄화 및 핸들링 웨이퍼 접합은 웨이퍼(320')가 위쪽 면(324') 상에서 적어도 하나의 에피텍셜 층을 포함하는 에피텍셜 웨이퍼일 때 임의로 생략될 수 있고, (8) 주입 단계(350")에서 평균 깊이(예컨대, 200㎚ 내지 500㎚, 또는 100㎚ 내지 200㎚, 또는 더 바람직하게는 10㎚ 내지 100㎚, 또는 심지어 1㎚ 내지 10㎚)(356")까지 수소 원자(354")들을 주입하는 단계, (9) 공유 접합을 위해 제2 표면으로서 작용하게 하기 위해 위쪽 면(324')이 미립자가 없게 되도록 웨이퍼(320')를 세정하는 단계, (10) 위쪽 면(324') 상에서 산화물을 제거하는 단계, (11) 산화물이 없는, 저온 공유 접합(330')에 의해 웨이퍼(320')의 위쪽 면(324')에 웨이퍼(310')의 아래쪽 면(318')을 접합시키는 단계, (10) 예를 들면 매달려 있는 접합들에 의해 형성된 트랩들과 재결합 중심들과 같은 임의의 점 결함(358')들을 부동태화하고, 임의의 의도하지 않은 경계면 전위 장벽들과 그러한 점 결함들에 의해 유도된 연관된 밴드 굽음을 없애기 위해 매우 저온에서 어닐링함으로써, 주입된 수소 원자(354', 354")들이 접합된 경계면(334')을 향해 확산하게 하는 단계를 포함한다. 부득이한 웨이퍼 비틀림과 기울어짐(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, T. Akatsu 등의 J. Mat. Sci. 39, 3031(2004)을 참조하라)의 결과로서 야기된 디스로케이션들은 그것들의 코어 내로의 수소 확산에 의해 마찬가지로 부동태화될 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, A. Loshachenko 등의 Phys. Stat. Sol. C10, 36(2013)을 참조하라).
주입 단계와 어닐링 단계는, 예를 들면 실시예(300)에서 설명된 것들과 비슷한 방식으로 행해질 수 있다.
이제, 도 4를 참조하면 트랩, 재결합 중심들 또는 의도하지 않은 결함 관련된 경계면 장벽들과 연관된 밴드 굽음에 의해 방해를 받지 않은, 접합된 경계면(434)에 걸쳐 전하 수송을 위한 직접적이고 산화물이 없는 웨이퍼 접합을 실현하는 실시예(400)는, (1) 웨이퍼(410)에 위쪽 면(414)과 아래쪽 면(418)을 제공하는 단계, (2) 예를 들면 그라인딩 및 화학적 기계 연마에 의해 아래쪽 면(418)을 평탄화하여, 예를 들면 위쪽 면(414)상으로의 산화물 대 산화물 접합에서 핸들링 웨이퍼를 선택적으로 접합한 후 웨이퍼(410)의 두께를 대단히 선택적으로 감소시키는 단계를 포함할 수 있다. 평탄화 및 핸들링 웨이퍼 접합은, 웨이퍼(410)가 아래쪽 면(418) 상에서 적어도 하나의 에피텍셜 층을 포함하는 에피텍셜 웨이퍼일 때, 선택적으로 생략될 수 있고, 실시예(400)는 (3) 미립자가 없는 아래쪽 면(418)이 제1 접합 면으로서 작용하게 하기 위해 웨이퍼(410)를 세정하는 단계, (4) 예를 들면 습식 화학적 또는 건식 에칭에 의해 또는 습식 화학적 에칭과 건식 에칭이 결합된 것에 의해 아래쪽 면(418) 상의 산화물을 제거하는 단계, (5) 주입 단계(450)에서, 예를 들면 평균 깊이(예컨대, 200㎚ 내지 500㎚, 또는 100㎚ 내지 200㎚, 또는 더 바람직하게는 10㎚ 내지 100㎚, 또는 심지어 1㎚ 내지 10㎚)(456)까지 거리(455)만큼 이격된 폭(453)의 패치(patch)들의 형태로 된 마스크(mask)를 통해 수소 원자(454)들을 선택적으로 주입하는 단계, (6) 웨이퍼(420)에 위쪽 면(424)과 아래쪽 면(428)을 제공하는 단계, (7) 핸들링 웨이퍼를 예를 들면, 아래쪽 면(428) 상으로 산화물 대 산화물 접합으로 임의로 접합한 후, 예를 들면 그라인딩 및 화학적 기계 연마에 의해 위쪽 면(424)을 평탄화하여, 웨이퍼(420)의 두께를 상당히 선택적으로 감소시키는 단계를 포함할 수 있다. 평탄화 및 핸들링 웨이퍼 접합은 웨이퍼(420)가 위쪽 면(424) 상에서 적어도 하나의 에피텍셜 층을 포함하는 에피텍셜 웨이퍼일 때 임의로 생략될 수 있고, (8) 제2 표면으로서 작용하게 하기 위해 위쪽 면(424)이 미립자가 없게 되도록 웨이퍼(420)를 세정하는 단계, (9) 산화물이 없는, 저온 공유 접합(430)에 의해 웨이퍼(420)의 위쪽 면(424)에 웨이퍼(410)의 아래쪽 면(418)을 접합시키는 단계, (10) 예를 들면 매달려 있는 접합들에 의해 형성된 트랩들과 재결합 중심들과 같은 임의의 점 결함(458)들을 부동태화하고, 임의의 의도하지 않은 경계면 전위 장벽들과 그러한 점 결함들에 의해 유도된 연관된 밴드 굽음을 없애기 위해 매우 저온에서 어닐링함으로써, 주입된 수소 원자(454)들이 경계면(434)에 평행하게 옆으로, 그리고 수직으로(459) 확산하게 하는 단계를 포함한다. 부득이한 웨이퍼 비틀림과 기울어짐(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, T. Akatsu 등의 J. Mat. Sci. 39, 3031(2004)을 참조하라)의 결과로서 야기된 디스로케이션들은 그것들의 코어 내로의 수소 확산에 의해 마찬가지로 부동태화될 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, A. Loshachenko 등의 Phys. Stat. Sol. C10, 36(2013)을 참조하라).
주입 단계와 어닐링 단계는, 예를 들면 실시예(300)에서 설명된 것들과 비슷한 방식으로 행해질 수 있다.
이제, 도 5를 참조하면 웨이퍼 접합의 공정 흐름(500)은 다음 단계들, 즉 장치 처리(device processing)를 선택적으로 거친 웨이퍼를 제공하는 단계(510), 산화물 대 산화물 접합과 같은 영구 접합 또는 예를 들면 접착제 또는 폴리머 중간층(interlayer)에 의한 일시적 접합일 수 있는 핸들링 웨이퍼에 선택적으로 장치 처리된 웨이퍼의 접합을 선택적으로 제공하는 단계(512), 예를 들면 50㎛ 내지 200㎛ 또는 20㎛ 내지 50㎛, 또는 더 바람직하게는 10㎛ 내지 20㎛의 두께까지 선택적으로 장치 처리된 웨이퍼를 얇게 하는 단계(514), 0.5㎚ 내지 1㎚ 또는 심지어 0.2㎚ 내지 0.5㎚ 내의 표면 거칠기를 제공하기 위해 선택적으로 얇게 된 웨이퍼의 선택적인 화학 기계적 연마를 행하는 단계(516), 예를 들면 표면을 공유 접합에 관해 알맞게 하기 위해 습식 화학적 세정에 의해 웨이퍼 표면으로부터 미립자 오염물을 제거하는 단계(518), 예를 들면 낮은 에너지 플라즈마에서 바람직하게는 100㎚ 내지 200㎚ 또는 200㎚ 내지 500㎚. 또는 훨씬 더 바람직하게는 1㎚ 내지 10㎚ 또는 10㎚ 내지 100㎚의 평균 깊이까지 얕은 수소 주입물(implant)을 제공하는 단계(520), 예를 들면 습식 화학적 에칭 또는 플라즈마 에칭에 의해 선택적으로 얇아진 웨이퍼로부터 표현 산화물을 제거하는 단계(522), 영구적인 산화물이 없는 공유 웨이퍼 접합에서 단계(510) 내지 단계(522) 중 임의의 하나를 선택적으로 거친 웨이퍼에 웨이퍼 접합을 행하는 단계(524), 핸들링 웨이퍼들을 선택적으로 떼어내는 단계(526), 및 예를 들면 바람직하게는 하루 동안에 관해서는 100℃ 내지 150℃의 온도 범위 내에서, 또는 1시간 동안에 관해서는 150℃ 내지 200℃의 온도 범위 내에서, 15분 동안에 관해서는 200℃ 내지 300℃의 온도 범위 내에서, 또는 2분 동안에 관해서는 최대 300℃ 내지 400℃의 온도 범위 내에서, 즉 접합된 경계면에 주입된 수소를 확산하게 하고 트랩들과 재결합 중심들을 부동태화하며, 접합된 경계면을 가로지르는 전하 캐리어들을 효율적으로 모으는 것을 저해하는 의도적이지 않은 장벽들과 연관된 밴드 굽음을 제거하기에 충분히 긴 시간 동안에 영구적으로 접합된 웨이퍼들의 저온 어닐링을 행하는 단계(528)를 포함할 수 있다.
선택적으로, 예를 들면 단계(518)와 단계(520) 또는 단계(520)와 단계(522)와 같이, 단계(510 내지 528) 일부의 순서는 서로 바뀔 수 있다. 또한, 단계(520)와 단계(522)는 예를 들면 아르곤을 포함할 수 있는 배출 기체에 수소가 뒤섞이는 플라즈마 에칭 단계에서 표면 산화물이 제거될 때 결합될 수 있다. 소수성 표면들을 접합하는 것이 바람직하지 않기 때문에, 웨이퍼 표면으로부터 임의의 수소를 제거하는 것이 바람직할 수 있다. 이는 예를 들면 배출 기체에서, 즉 더 효율적으로는 예를 들면 배출 기체를 He로 변경하기 위해 수소를 스위칭 오프(switching off)하고, 수소가 표면으로부터 웨이퍼의 내부까지 구동될 수 있는 노크-온(knock-on) 효과에 기초한 되튐 주입(recoil implantation)을 이용함으로써 달성될 수 있다(예를 들면 전문이 본 명세서에 참조로 통합되어 있고, M.R. Tesauro 등의 Surf. Sci. 415, 37(1998)을 참조하라).
예를 들면, 되튐 주입과 결합된 He에 의한 표현 수소의 스퍼터 제거는 또한 예를 들면 희석된 HF 담금(dip)에 의한 그것들의 수소 부동태화 후 깨끗한 소수성 Si 표면들의 마련을 위해 사용될 수 있다. 대안적으로, 혼합된 He/H 플라즈마는 소수성 표면들을 보장하기 위해 순수한 He-플라즈마 단계가 바람직하게 후속되는 되튐 주입와 결합된 표면 수소의 효율적인 제거를 위해 사용될 수 있다.
이제, 도 6a 내지 도 6d를 참조하면 트랩, 재결합 중심들 또는 의도하지 않은 결함 관련된 경계면 장벽들과 연관된 밴드 굽음에 의해 방해를 받지 않은, 접합된 경계면에 걸쳐 전하 수송을 위한 적어도 하나의 얇게 된 웨이퍼의 직접적이고 산화물이 없는 공유 접합을 실현하는 실시예(600)는 각각 다수의 세부 단계(sub-step)로 이루어진, 후속하는 추가 단계들을 포함할 수 있다. 즉,
(1) 관련 분야에 공지된 것처럼 선택적으로 가장자리가 잘라지고 세정될 수 있는 위쪽 면(614)과 아래쪽 면(618)을 웨이퍼(610)에 제공하는 단계(예를 들면 전문이 본 명세서에 참조로 통합되어 있고, J. Burggraf 등의 in ECS Transactions 64, 95(2014)를 참조하라). 웨이퍼(610)는 선택적으로, 예를 들면 위쪽 면(614)에서 다양한 금속화 및 유전성 층들로 배치될 수 있는 금속 선들에 의해 연결된 장치(617)들을 포함하는 통합된 전기 회로(616)들을 갖는 처리된 웨이퍼일 수 있다. 표면(614)은 전기 회로(616)들과 교신이 이루어지고 알맞은 방식으로 연결될 때 외부 세계로의 전기적 접속을 제공하는 금속 패드(pad)(613)들도 포함할 수 있고(예를 들면, 도 6d 참조), 이러한 전기적 접속들은 관련 분야에 공지된 바와 같이 필드 산화물(615)의 구역들에 의해 고립될 수 있다. 표면(614)은 예를 들면 산화물 층을 증착하고 이어지는 화학 기계적 연마 단계에 의해 평탄화될 수 있었다. 또한, 핸들링 웨이퍼(620)에 표면 산화물(629)을 포함할 수 있는 아래쪽 면(628)과 위쪽 면(624)을 제공한다(도 6a).
(2) 예를 들면, 플라즈마 활성화 단계에서 표면들(614, 628)을 활성화한 후 형성된, 어떠한 접착제도 요구하지 않는 영구적인 접착일 수 있는 핸들링 웨이퍼(620)와 웨이퍼(610) 사이에 강한 접착(630)을 제공한다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있고, T. Plach 등에 의한 J. Appl. Phys. 113, 094905(2013)를 참조하라). 영구적인 웨이퍼 접착(630)은 퓨전(fusion) 접착일 수 있고, 웨이퍼(620)와 핸들링 웨이퍼(610) 사이의 접착된 경계면(634)은 실질적으로 산화물-산화물 경계면일 수 있다(도 6b). 영구적인 웨이퍼 접착(630)은 또한 그것의 접착 강도를 증가시키기 위해, 바람직하게는 100℃ 내지 150℃, 또는 150℃ 내지 200℃, 또는 200℃ 내지 300℃의 온도 범위 내에서, 선택적인 저온 후-접착(post-bonding) 어닐을 거칠 수 있다.
(3) 예를 들면, 그라인딩에 의해 50㎛ 내지 200㎛ 또는 20㎛ 내지 50㎛, 또는 바람직하게는 심지어 10㎛ 내지 20㎛의 두께까지 웨이퍼(610)를 얇게 하고, 매끄러운 아래쪽 면(618')에 0.5㎚ 내지 1㎚ 또는 심지어 0.2㎚ 내지 0.5㎚ 내에 있는 거칠기를 화학 기계적 연마에 의해 제공하며, 예를 들면 표면을 접착에 알맞게 하기 위해 습식 화학적 세정에 의해 얇아진 웨이퍼(610')의 표면(618')으로부터 미립자 오염물을 제거한다(도 6c). 선택적으로 예를 들면 바람직하게는 200㎚ 내지 500㎚ 또는 100㎚ 내지 200㎚, 또는 더 바람직하게는 10㎚ 내지 100㎚ 또는 심지어 1㎚ 내지 10㎚의 평균 깊이까지 표면(618')에 얕은 수소 주입물을 제공한다.
(4) 습식 화학적 에칭 또는 플라즈마 에칭에 의해 표면(618')으로부터 산화물을 제거하고, 웨이퍼 적층체(stack)(605)가 생기게 하는 영구적인 산화물이 없는 공유 웨이퍼 접합(630')에서 단계 1 내지 단계 3 중 임의의 것 또는 단계 1 내지 단계 3의 부분들 중 임의의 것을 선택적으로 거쳤을 수 있는 웨이퍼(620')에 핸들링 웨이퍼(620)에 접합된 얇아진 웨이퍼(610')의 표면(618')을 접착시킨다. 웨이퍼 적층체(605)는 접합된 경계면(634')으로의 주입된 수소의 확산을 야기하고 트랩들과 재결합 중심들을 부동태화하고, 접착된 경계면(634')을 가로지르는 전하 캐리어들의 효율적인 수집을 저해하는 의도되지 않은 장벽들과 연관된 밴드 굽음을 없애기에 충분히 긴 시간 동안에 바람직하게는 100℃ 내지 150℃, 또는 150℃ 내지 200℃, 또는 200℃ 내지 300℃, 또는 최대 300℃ 내지 400℃의 온도 범위 내에서 선택적으로 어닐링될 수 있다. 선택적으로 처리된 웨이퍼까지 영구적인 접착(630)이 이루어진 핸들링 웨이퍼(620)가 있는 실시예의 일 양태에서는, 바깥쪽 세계와의 교신을 위해 와이어 또는 범프 접착을 가지고, 예를 들면 인쇄된 회로 판(printed circuit board)에 접촉 패드들이 접근되고 연결되는 것을 허용하기 위해, 웨이퍼가 얇아질 수 있고, 얇아진 웨이퍼(620)와 산화물 층(629)을 통해 창(window)들이 열린다. 이러한 실시예의 또 다른 양태에서는, 영구적인 접착(630)이 있는 핸들링 웨이퍼(620)에 금속 패드(613)들에 전기적 접촉을 제공하는 TSVs(silicon-through-vias)(650)가 제공될 수 있다(도 6d). TSVs(650)와 교신을 행하는 접촉 패드(652)는 또한, 예를 들면 PCB(printed circuit board)를 통해 바깥쪽 세계와 교신을 행할 수 있다. 웨이퍼 적층체(605)를 핸들링 웨이퍼(620)에 의해 기계적으로 안정되게 유지시킬 필요가 없는 실시예의 또 다른 양태에서는, 영구적인 접착(630)의 경계면(634)을 노출시키고, 임의의 추가적인 공정 단계들이 웨이퍼(610)의 표면(614) 상에서 행해지는 것을 허용하기 위해, 예를 들면 그라인딩이나 에칭에 의해 핸들링 웨이퍼(620)가 완전히 제거될 수 있다. 웨이퍼(620')는 예를 들면 박리(예를 들면 전문이 본 명세서에 참조로 통합되어 있고, I.P. Ferain 등에 의한 J. Appl. Phys. 107, 054315(2010)를 참조하라)에 의해 또는 만약 웨이퍼(620')가 에피텍셜 웨이퍼이라면 기판 제거에 의해, 얇아짐과 같은 추가적인 처리 단계들을 동등하게 거칠 수 있다.
산화물이 없고 부동태화된 접착된 웨이퍼 경계면들의 전형적인 응용예들
본 발명의 접착된 웨이퍼들은 아래에 설명된 것처럼 후속하는 응용예들의 방법들 내로 통합되고 그러한 방법들에서 사용된다.
Si 기판들 상의 고효율 화합물 반도체 태양 전지
본 발명의 접착된 웨이퍼 방법은 산화물이 없는 전기적으로 전도성인 공유 접착물에서 Si 기판들 상에 화합물 반도체 층들의 적층체들이 접착되는 다중 접합(multiple junction) 태양 전지들에서 사용된다. 경량이고 기계적으로 안정한 Si 기판들 상의 이와 같이 매우 효율적인 태양 전지들은, 예를 들면 Si 웨이퍼들의 높은 열 전도도가 시트 싱크(heat sink)들의 제작을 용이하게 하는 지상(terrestrial) 태양 전지들이나 공간 응용예들에 관해 사용될 수 있다.
Si CMOS가 있는 광학 장치들의 접적화 (integration)
본 발명의 접착된 웨이퍼 방법은 또한 집적도가 높은 전자 CMOS 회로들과 광전자 및 광(photonic) 기능성들을 결합하는 시스템들에서 사용된다. 그것은, 예를 들면 옵토-커플러(opto coupler), 스위치, 모듈레이터, 및 완전히 처리된 Si CMOS 웨이퍼들이 있는 도파관들과 같은 다른 광전자 장치들과 함께 집적된 3족-5족 화합물 반도체 레이저들의 안정된 작동을 허용한다.
고해상도, 고효율의 이미징 검출기 예
본 발명의 접착된 웨이퍼 방법은 소립자 및 전자기 복사 검출 및 고해상도 이미징(imaging)을 위한 시스템 및 방법에서 사용된다. 이러한 시스템 및 방법은 수소 부동태화된 산화물이 없는 공유 접합된 경계면들에 걸친 전하 수송이 경계면 트랩들, 재결합 중심들, 및 의도적이지 않게 도입된 전위 장벽들 및 밴드 굽음에 의해 방해를 받지 않기 때문에, CMOS 처리된 판독(readout) 웨이퍼들에 접합된 흡수체(absorber) 웨이퍼들 내에서 발생된 전하들의 효율적인 수집을 허용한다.
화소 검출기들은 접합된 경계면들에서 원치 않은 산란에 의해 영향을 받지 않는 우수한 공간 해상도를 가지고, 단일 입자 및 단광자 검출 능력을 가지는데, 이는 접합된 경계면 상의 입사하는 모든 전하 펄스들이 모아지기 때문이다. 전자기 복사 검출기용 화소 검출기들은, 판독 웨이퍼에 공유 접착된 흡수체 층 적층체의 종류에 따라 적외선, 가시광선, 자외선, 소프트(soft) X선부터 하드(hard) X선 스펙트럼 영역까지 큰 범위를 포함한다. 그것들은 판독 웨이퍼에서 통합된 애벌런치 영역들에 의해 낮은 에너지 복사선에 관한 전하 증가(multiplication)를 선택적으로 허용한다.
후속하는 미국 특허 문서들, 외국 특허 문서들, 및 추가적인 공보들은 본 명세서에 완전히 설명되고 의존되는 것과 같이, 본 명세서에 참조로 통합되어 있다.
미국 특허 문서들
6,787,885 B2 9/2004 Esser 등.
5,308,950 5/1994 Ramm 등.
2006/0021565 A1 2/2006 Zahler 등.
기타 특허 문서들
WO 2016/097850 12/2015 von Kanel
공보(Publication)
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A. Talneau 등 "Atomic-plane-thick reconstruction across the interface during heteroepitaxial bonding of InP-clad quantum wells on silicon", Applied Physics Letters 102, 212101 (2013)
H. Takagi 등 "Transmission electron microscope observations of Si/Si interface bonded at room temperature by Ar beam surface activation", Japanese Journal of Applied Physics 38, 1589-1594 (1999)
M.M.R. Howlader 등 "Investigation of the bonding strength and interface current of p-Si/n-GaAs wafers bonded by surface activated bonding at room temperature", Journal of Vacuum Science and Technogoly B 19, 2114-2118 (2001)
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위에서 언급된 특허 및 논문들은 본 명세서에 참조로 통합되어 있고, 다르게 지시되지 않는 한, 본 개시물 내에서는 일관되게 기술된다.
본 발명의 다른 특징과 실시 모드들은 첨부된 청구항들에서 설명된다.
또, 본 발명은 본 명세서, 첨부된 청구항, 및/또는 신규성, 진보성, 및 산업상 이용 가능한 것으로 간주될 수 있는 도면들에서 설명된 모든 특징의 모든 가능한 조합들로서 고려되어야 한다.
본 명세서에서 설명된 본 발명의 실시예들에서는 다수의 변형예 및 수정예가 가능하다. 비록 본 발명의 몇몇 예시적인 실시예가 본 명세서에서 도시되고 설명되었지만, 전술한 개시물에서 넓은 범위의 수정, 변경, 및 대체가 예측된다. 위 설명이 많은 상세한 점을 함유하고 있지만, 이들은 본 발명의 범주에 대한 한계들로서 해석되어서는 안 되고, 본 발명의 하나 또는 또 다른 바람직한 실시예의 예증으로서 해석되어야 한다. 몇몇 사례에서는, 본 발명의 몇몇 특징들이 다른 특징들의 대응하는 사용 없이 사용될 수 있다. 따라서, 전술한 설명은 넓게 해석되고, 예시 및 예로서만 주어지는 것으로 이해되며, 본 발명의 취지 및 범주는 본 출원서에서 궁극적으로 발표되는 청구항들에 의해서만 제한되는 것이 적절하다.

Claims (30)

  1. 접합된 웨이퍼 쌍(111, 211, 211', 211", 211'", 311', 311'", 411')을 형성하는 CMOS 양립 가능한(compatible) 방법으로서,
    상기 웨이퍼 쌍은 2개의 반도체 웨이퍼(110, 120; 210, 220; 210', 220'; 210", 220"; 310, 320, 310', 320', 410, 420) 사이에 산화물이 없는 공유 접합된 경계면을 포함하고, 상기 경계면에 걸쳐 트랩(trap)과 재결합 중심(recombination center)이 수소에 의해 부동태화되며,
    상기 방법은 다음 단계들, 즉
    a. 각각의 반도체 웨이퍼의 적어도 하나의 접착 면(118, 124, 218, 224, 218', 224', 218", 224", 318, 324, 318', 324', 418, 424)에 화학 기계적 연마에 의해 웨이퍼 접착에 관해 충분히 낮고, 0.5㎚ 내지 1㎚와 0.2㎚ 내지 0.5㎚를 포함하는 표면 거칠기(roughness)의 목록으로부터 선택되는 표면 거칠기를 제공하는 단계,
    b. 접합 전에 적어도 하나의 웨이퍼(310, 310', 310", 410)에서 얕은 저 투여량(dose)의 수소 주입물(354, 354', 454)을 생성하는 단계로서, 얕은 주입물의 깊이(356, 356', 356", 456)는 100㎚ 내지 200㎚, 10㎚ 내지 100㎚, 및 1㎚ 내지 10㎚를 포함하는 깊이 범위들의 목록으로부터 선택되고, 상기 저 투여량은 1011at/㎠ 내지 1012at/㎠, 1012at/㎠ 내지 1013at/㎠, 1013at/㎠ 내지 1014at/㎠, 1014at/㎠ 내지 1015at/㎠, 및 1015at/㎠ 내지 1016at/㎠을 포함하는 저 투여량들의 목록으로부터 선택되는, 생성 단계,
    c. 상기 적어도 하나의 접착 면(118, 124, 218, 224, 218', 224', 218", 224", 318, 324, 318', 324', 418, 424)으로부터 표면 산화물을 제거하는 단계,
    d. 공유 산화물이 없는 웨이퍼 접합에서의 2개의 반도체 웨이퍼의 적어도 하나의 접합 표면을 실온과 300℃ 사이의 온도에서 저온 접합하는 단계, 및
    e. 접합된 웨이퍼들을 100℃ 내지 150℃, 150℃ 내지 200℃, 200℃ 내지 300℃, 및 300℃ 내지 400℃를 포함하는 온도들의 목록으로부터 선택된 저온에서 어닐(anneal)하는 단계를 포함하고,
    상기 어닐하는 단계에 의해 주입된 수소가 접합된 경계면으로 확산하게 하고, 트랩과 재결합 중심을 부동태화함으로써, 접합된 경계면에 걸친 전류의 방해 받지 않은 흐름을 저해하는 결함 유도된(defect-induced) 경계면 전위 장벽들을 없애는, 방법.
  2. 제1 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍을 형성하는 것은, 2개의 반도체 웨이퍼(110, 120; 210, 220; 210', 220'; 210", 220"; 310, 310', 320'; 410, 420) 중 적어도 하나에 전기 장치를 제공하는 단계를 포함하는, 방법.
  3. 제1 항에 있어서,
    상기 접합된 웨이퍼를 형성하는 것은 통합된 회로들을 포함하는 CMOS 처리된 실리콘 웨이퍼로서 2개의 반도체 웨이퍼 중 적어도 하나를 제공하는 단계를 포함하는, 방법.
  4. 제1 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍을 형성하는 것은,
    a. 상기 반도체 웨이퍼 중 적어도 하나에 핸들링(handling) 웨이퍼로의 접합을 제공하는 단계;
    b. ⅰ. 50㎛ 내지 200㎛,
    ⅱ. 20㎛ 내지 50㎛, 및
    ⅲ. 10㎛ 내지 20㎛를 포함하는 두께 범위들의 목록으로부터 선택된 두께 범위 내에 있는 두께까지 적어도 하나의 반도체를 얇게 하는 단계;
    c. 상기 적어도 하나의 반도체 웨이퍼가 화학 기계적 연마 단계를 거치게 하는 단계;
    d. 상기 적어도 하나의 반도체 웨이퍼가 세정 단계를 거치게 함으로써, 웨이퍼 접합에 관해 알맞은 깨끗한 접합 표면을 제공하는 단계;
    e. 반도체 웨이퍼들 중 적어도 하나의 접합 표면에 얕은 수소 주입물을 주입하는 단계;
    f. 2개의 반도체 웨이퍼의 접합 표면으로부터 표면 산화물을 제거하는 단계;
    g. 공유 산화물이 없는 웨이퍼 접합에서 2개의 반도체 웨이퍼의 접합 표면을 영구적으로 접합함으로써, 공유 접합된 경계면을 제공하는 단계; 및
    h. 주입된 수소가 공유 접합된 경계면으로 확산하게 하고, 트랩과 재결합 중심을 부동태화하기 위해 접합된 웨이퍼들을 저온에서 어닐함으로써, 공유 접합된 경계면에 걸친 전류의 방해받지 않은 흐름을 저해하는 결함-유도된 경계면 전위 장벽들을 없애는 단계를 포함하는, 방법.
  5. 제4 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍을 형성하는 것은, 핸들링 웨이퍼를 떼어내는 것을 포함하는, 방법.
  6. 제1 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍을 형성하는 것은,
    a. 핸들링 웨이퍼(620)로의 영구적 접합(630)을 2개의 반도체 웨이퍼 중 적어도 하나에 제공하는 단계;
    b. ⅰ. 50㎛ 내지 200㎛,
    ⅱ. 20㎛ 내지 50㎛, 및
    ⅲ. 10㎛ 내지 20㎛를 포함하는 두께 범위들의 목록으로부터 선택된 두께 범위 내에 있는 두께까지 상기 핸들링 웨이퍼에 접합된 적어도 하나의 반도체를 얇게 하는 단계;
    c. 상기 적어도 하나의 얇아진 반도체 웨이퍼가 화학 기계적 연마 단계를 거치게 하는 단계;
    d. 상기 적어도 하나의 얇아진 반도체 웨이퍼가 세정 단계를 거치게 함으로써, 공유 웨이퍼 접합에 관해 알맞은 깨끗한 접합 표면을 제공하는 단계;
    e. 2개의 반도체 웨이퍼 중 적어도 하나의 접합 표면에 얕은 수소 주입물을 주입하는 단계;
    f. 2개의 반도체 웨이퍼의 접합 표면으로부터 표면 산화물을 제거하는 단계;
    g. 공유 산화물이 없는 웨이퍼 접합에서 2개의 반도체 웨이퍼의 접합 표면을 영구적으로 접합함으로써, 공유 접합된 경계면을 제공하는 단계; 및
    h. 주입된 수소가 접합된 경계면으로 확산하게 하고, 트랩과 재결합 중심을 부동태화하기 위해 공유 접합된 웨이퍼들을 저온에서 어닐함으로써, 접합된 경계면에 걸친 전류의 방해받지 않은 흐름을 저해하는 결함-유도된 경계면 전위 장벽들을 없애는 단계를 포함하는, 방법.
  7. 제2 항, 제3 항 및 제6 항 중 어느 한 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍을 형성하는 것은, 전기 회로(616)들과 교신(communicate)하는 금속 패드(613)들과 접촉하기 위해 영구적으로 접합된 핸들링 웨이퍼(620)에서 TSV(silicon-through-vias)(650)를 제공하는 단계와, 상기 TSV(650) 및 외부 세계와 교신하는 금속 패드들을 제공하는 단계를 포함하는, 방법.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍을 형성하는 것은, Si; 0＜x≤1인 Si1 - xGex; SiC; GaAs; InP; x가 0<x≤1인 InxGa1 - xAs; x가 0<x≤1이고 y가 0<y≤1인 InxGa1 - xAs1 - yPy; CdTe; x가 0<x≤1인 Cd1 - xZnxTe로 이루어지는 재료들의 그룹 중 하나로부터 적어도 하나의 재료로 만들어질 반도체 웨이퍼들 중 적어도 하나를 선택하는 것을 포함하는, 방법.
  9. 2개의 반도체 웨이퍼(110, 120; 210, 220; 210', 220'; 210", 220"; 310, 320; 410, 420) 사이의 공유 웨이퍼 접합(130, 230, 230', 230", 330, 330', 430)에 의해 형성된 공유 접합된 웨이퍼 쌍(111, 211, 211', 211", 211'", 311, 311', 311", 311'", 411, 411')으로서,
    산화물이 없고 결함 관련된 캐리어 산란이 없으며 전위 장벽들과 밴드 굽음(bending)을 야기하는 결함들이 없는 공유 접합된 경계면(134, 234, 234', 234", 334, 334', 434)을 포함하고, 제1 항의 방법에 의해 형성된, 전기장(144)이 존재할 때 트랩과 재결합 중심에 의해 영향을 받지 않는 상기 경계면을 가로질러 전류가 흐를 수 있는, 공유 접합된 웨이퍼 쌍.
  10. 제9 항에 있어서,
    상기 반도체 웨이퍼(110, 120; 210, 220; 210', 220'; 210", 220") 중 적어도 하나는 전기 장치들을 포함하는 처리된 웨이퍼인, 공유 접합된 웨이퍼 쌍.
  11. 제10 항에 있어서,
    상기 처리된 웨이퍼(110, 120; 210, 220; 210', 220'; 210", 220") 중 적어도 하나는 통합된 회로들을 포함하는 CMOS 처리된 실리콘 웨이퍼인, 공유 결합된 웨이퍼 쌍.
  12. 제9 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼 중 적어도 하나는 Si; 0＜x≤1인 Si1 - xGex; SiC; GaAs; InP; x가 0<x≤1인 InxGa1 - xAs; x가 0<x≤1이고 y가 0<y≤1인 InxGa1 - xAs1 - yPy; CdTe; x가 0<x≤1인 Cd1 - xZnxTe로 이루어지는 재료들의 그룹 중 하나로부터 선택된 적어도 하나의 재료로 구성되는, 공유 결합된 웨이퍼 쌍.
  13. 태양 전지로서,
    제9 항에 따른 공유 결합된 웨이퍼 쌍을 포함하는 태양 전지.
  14. 제13 항에 있어서,
    상기 공유 결합된 웨이퍼 쌍은 Si; SiC; 0<x≤1인 Si1 - xGex; GaAs; InP; x가 0<x≤1인 InxGa1 - xAs; x가 0<x≤1이고 y가 0<y≤1인 InxGa1 - xAs1 - yPy로 이루어지는 재료들의 그룹 중 하나로부터 선택된 적어도 하나의 반도체 재료를 포함하는 웨이퍼에 접합된 실리콘 웨이퍼를 포함하는, 태양 전지.
  15. 시스템으로서,
    제9 항에 따른 공유 접합된 웨이퍼 쌍을 포함하는 광(photonic) 기능성과 광전자(opto-electronic) 기능성을 결합하는 시스템.
  16. 제15 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍은 3족-5족 화합물 반도체 웨이퍼에 접합되고 처리된 Si CMOS 웨이퍼를 포함하는, 시스템.
  17. 화소 검출기로서,
    제9 항에 따른 공유 접합된 웨이퍼 쌍을 포함하는 화소 검출기.
  18. 제17 항에 있어서,
    상기 공유 접합된 웨이퍼 쌍은 CMOS 처리된 판독 웨이퍼에 접합된 흡수체 웨이퍼를 포함하는, 화소 검출기.
  19. 제18 항에 있어서,
    상기 흡수체 웨이퍼에서 발생된 전하들은 경계면 트랩, 재결합 중심, 및 CMOS 처리된 판독 회로(216)들과 교신하는 전하 수집기(219)에 의해 효율적으로 수집될 결함-관련된(defect-related) 전위 장벽들에 의해 영향을 받지 않는 공유 접합된 경계면을 가로지르는, 화소 검출기.
  20. 제17 항 내지 제19 항 중 어느 한 항에 있어서,
    전자기 복사선의 검출 및 이미징(imaging)에 적합하게 된, 화소 검출기.
  21. 제20 항에 있어서,
    적외 복사선의 검출 및 이미징에 적합하게 된, 화소 검출기.
  22. 제20 항에 있어서,
    가시 복사선의 검출 및 이미징에 적합하게 된, 화소 검출기.
  23. 제20 항에 있어서,
    자외 복사선의 검출 및 이미징에 적합하게 된, 화소 검출기.
  24. 제20 항 내지 제23 항 중 어느 한 항에 있어서,
    전자기 복사선의 흡수에 의해 발생된 전하들은 애벌런치 증배(avalanche multiplication)에 의해 배가되는, 화소 검출기.
  25. 제17 항에 있어서,
    상기 흡수체 웨이퍼에서 발생된 전하들은 경계면 트랩, 재결합 중심, 및 CMOS 처리된 판독 회로(216)들과 교신하는 전하 수집기(219)들에 의해 효율적으로 수집될 결함 관련된 전위 장벽들에 의해 영향을 받지 않은 접합된 경계면을 가로지르는, 화소 검출기.
  26. 제24 항에 있어서,
    전자기 복사선의 검출 및 이미징에 적합하게 된, 화소 검출기.
  27. 제25 항에 있어서,
    적외 복사선의 검출 및 이미징에 적합하게 된, 화소 검출기.
  28. 제25 항에 있어서,
    가시 복사선의 검출 및 이미징에 적합하게 된, 화소 검출기.
  29. 제25 항에 있어서,
    자외 복사선의 검출 및 이미징에 적합하게 된, 화소 검출기.
  30. 제25 항 내지 제28 항 중 어느 한 항에 있어서,
    전자기 복사선의 흡수에 의해 발생된 전하들은 애벌런치 증배에 의해 배가되는, 화소 검출기.
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