WO2007102248A1 - 半導体装置及びその製造方法 - Google Patents

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insulating film
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semiconductor device
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Yasumori Fukushima
Yutaka Takafuji
Michiko Takei
Kazuhide Tomiyasu
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Sharp Kabushiki Kaisha
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    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • an SO I (Silicon On Insulator) substrate which is a silicon substrate in which a single crystal silicon layer is formed on the surface of an insulating layer.
  • the insulating layer is formed of, for example, a silicon oxide film (SiO 2).
  • the SOI substrate has a thin single crystal silicon layer. Therefore, conventionally, a method is known in which a silicon substrate is bonded to another substrate such as a glass substrate, and then a part of the silicon substrate is separated and removed to produce an SOI substrate (for example, non-patent literature). 1).
  • the silicon substrate 101 is peeled off through the silicon oxide (SiO 2) layer 102.
  • Hydrogen which is a material for use, is implanted.
  • a hydrogen injection layer 104 as a release layer is formed at a predetermined depth position of the silicon substrate 101.
  • a second substrate for example, a silicon substrate 103 is attached to the surface of the oxide silicon layer 102 as shown in FIG.
  • microcracks are formed in the hydrogen ion implantation depth portion, so that a part of the silicon substrate 101 is separated along the hydrogen implantation layer 104 as shown in FIG.
  • the silicon layer 101 is formed by thinning the silicon substrate 101.
  • polishing The film is thinned to a desired film thickness by various methods such as etching, and crystal defects generated by hydrogen implantation by heat treatment or the like are smoothed.
  • the SiO layer (insulating layer) 102 is formed on the surface of the silicon substrate (second substrate) 103.
  • An SOI substrate having a thin silicon layer 101 formed on the surface of the SiO layer 102 is formed.
  • Patent Literature 1 Michel Bruel, "Smart-Cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding" Jpn.J.Appl.Phys., Vol.36 (1997), pp.l636- 1641
  • the inventors of the present invention have disclosed a semiconductor element by forming a hydrogen injection layer and separating a part of a semiconductor substrate from a semiconductor substrate on which at least a part of a semiconductor element such as a MOS transistor is formed. It was found that the film can be produced by thin film formation on another substrate. Then, by using the other substrate as a transparent substrate, it is possible to apply a semiconductor device having a thin semiconductor layer to a liquid crystal display device.
  • the depth of the hydrogen injection layer is not uniform and is not formed in a planar shape, and as a result, the thickness of the silicon layer that is the base layer of the semiconductor device is not uniform. There is a problem.
  • the silicon substrate 201 there are a plurality of element isolation regions S in which LOCOS oxide films 211 are formed, and an active region formed between the element isolation regions S. Is provided.
  • the active region K for example, gate electrodes 212a and 212b of MOS transistors are provided.
  • the gate electrode 212a and the gate electrode 212b are formed in different regions on the silicon substrate 201 that are relatively distant from each other.
  • CMP Chemical Mechanical Polis
  • the active region K in which the gate electrodes 212a and 212b are formed and the element isolation region S in which the LOCOS oxide film 211 is formed have different surface heights.
  • the undulations on the substrate surface are becoming relatively large. Therefore, as shown by the two-dot chain line in FIG.
  • Unevenness is also formed on the second side. That is, the surface of the SiO film 213 having such undulations
  • the SiO film 213 must be thicker than 1 m. However, the SiO film 213 is relatively thick.
  • the difference in the average thickness of the SiO film 213 is likely to occur in different regions (left and right regions in FIG. 25) on the silicon substrate 201.
  • the thicknesses 214 a and 214 b from the surface of the silicon substrate 201 facing the gate electrodes 212 a and 212 b of the MOS transistor to the surface of the flat film 213 are different in different regions on the silicon substrate 201. Therefore, they are different from each other.
  • the gate electrodes 212a and 212b are separated for element isolation in subsequent processes.
  • the thickness of the channel region facing 218a and 218b must be different from each other As a result, differences occur in the threshold voltage and current-voltage characteristics of each MOS transistor.
  • the semiconductor device formed in this way is applied to a liquid crystal display device, the display quality is inevitably lowered.
  • the present invention has been made in view of such various points, and an object of the present invention is to form a thickness of a base layer on which an active region is formed by forming a flattening film with a uniform thickness. This is to improve the reliability of semiconductor devices.
  • a first planarization film is formed in at least a part of a second region provided between first regions having an active region, and the first A second planarizing film was formed between the planar films.
  • the method of manufacturing a semiconductor device includes a plurality of first regions in which an active region is formed in a base layer, and an element isolation region provided between each of the first regions.
  • a first planarizing film having a flat surface is formed with the same thickness in at least a part of the flat region of each of the second regions. Forming a first flattening film and a second flattening film having a flat surface continuous with the surface of the first flattening film between the first flattening films.
  • a first insulating film is formed at least between the first planarizing films so as to be equal to or higher than a surface height of the first planarizing film, and the first planarizing film is formed.
  • the second insulating film is removed from at least the first region, thereby Preferably, the second insulating film is left in at least a part of the two regions, and the first planarizing film is formed so as to include the second insulating film left in the second region.
  • the second insulating film is formed as the first planarizing film. May be.
  • the second insulating film is a silicon nitride film and the first insulating film is a silicon oxide film.
  • an element isolation insulating film is formed, and the second insulating film is formed of the same material as the element isolation insulating film.
  • a third insulating film made of a material different from that of the second insulating film is stacked on the second insulating film remaining in the second region, and the second insulating film and the third insulating film are stacked on the first flat film. It may be formed as a film. In this case, it is preferable that the first insulating film and the second insulating film are silicon oxide films, and the third insulating film is a silicon nitride film.
  • a gate electrode forming step of forming a gate electrode in the first region is provided, and in the first flattening film forming step, the first flattening film is formed to be equal to or higher than a surface height of the gate electrode. Is preferred.
  • An attaching step of attaching a substrate to the first flat film and the second flat film via an insulating film may be provided, and the attaching step may be performed before the separation step.
  • the substrate may be a glass substrate or a silicon substrate.
  • the substrate layer includes a silicon layer, a silicon carbide layer, a silicon germanium layer, a germanium layer, a gallium nitride layer, a gallium arsenide layer, an indium phosphide layer, LiNbO
  • Any one of the AIO layer and the SrTiO layer is preferable.
  • the stripping material is preferably at least one of hydrogen and an inert element.
  • the first insulating film is planarized by CMP (Chemical Mechanical Polishing).
  • a MOS transistor may be formed in the first region.
  • the semiconductor device includes a plurality of first regions in which an active region is formed in the base layer, and an element isolation region formed between each of the first regions.
  • a first flat film formed in the same thickness in at least a part of the flat region of each of the second regions, and the first flattening film.
  • a second flat film having a flat surface continuous with the surface of the first flat film, and a part of the base layer is subjected to a material force for peeling S ion implantation. It is separated along the release layer formed by [0030]
  • the surface of the first flat film opposite to the base layer is composed of a silicon nitride film, and the surface of the second flattening film opposite to the base layer is silicon oxide. It is preferred to be composed of membranes.
  • a substrate is attached to the first flat film and the second flat film.
  • the substrate is preferably a glass substrate or a silicon substrate.
  • the substrate layer includes a silicon layer, a silicon carbide layer, a silicon germanium layer, a germanium layer, a gallium nitride layer, a gallium arsenide layer, an indium phosphide layer, a LiNbO layer, a LaNbO layer,
  • Any one of the AIO layer and the SrTiO layer is preferable.
  • the stripping material is preferably at least one of hydrogen and an inert element.
  • a MOS transistor may be formed in the first region.
  • the semiconductor device includes a plurality of first regions in which, for example, MOS transistors are formed, and second regions provided between the first regions, respectively.
  • an active region is formed in a base layer such as a silicon layer.
  • an element isolation region is formed in the second region.
  • the substrate layer any one of a silicon layer, a silicon carbide layer, a silicon germanium layer, a germanium layer, a gallium nitride layer, a gallium arsenide layer, an indium mullite layer, a LiNbO layer, a LaAlO layer, and an SrTiO layer is applied.
  • a first planarizing film forming step, a second planarizing film forming step, a peeling layer forming step, and a separation step are performed.
  • a first planarization film having a flat surface is formed with the same thickness in at least a part of each of the second regions.
  • a second insulating film is formed in the first region and the second region.
  • the first planarizing film is formed to be equal to or higher than the surface height of the gate electrode.
  • the second insulating film is removed from at least the first region to leave the second insulating film in at least a part of the flat region of the second region.
  • the first planarizing film is formed so as to include the second insulating film left in the second region. To do.
  • the first flat film is formed in the flat second region, it is formed with a relatively thin film thickness regardless of the undulations of the first region. Therefore, differences in the thickness of the first flat film are unlikely to occur in different regions of the semiconductor device. Further, since it is not necessary to perform polishing such as CMP, the first flat film can be easily and accurately formed flat.
  • a second insulating film such as a silicon nitride film can be formed as the first flat film.
  • the second flat film is formed of a first insulating film such as a silicon oxide film.
  • the second insulating film is formed of a silicon oxide film or the like made of the same material as the element isolation insulating film in the element isolation region.
  • a third insulating film such as a silicon nitride film different from the film may be stacked on the second insulating film left in the second region.
  • the second insulating film and the third insulating film in the second region are formed as the first planarizing film.
  • the first insulating film formed thereafter is preferably a silicon oxide film.
  • a second planar film having a flat surface continuous with the surface of the first planarization film is formed between the first planar films. That is, the first insulating film is formed at least between the first flattening films 13 at least the height of the surface of the first flattening film, and the first flattening film having a uniform thickness is used as a stopper. Then, a part of the first insulating film is polished and removed by CMP or the like. As a result, the surface of the first insulating film can be flattened so as to be continuous with the surface of the first planarizing film.
  • the surface of the first planarizing film opposite to the base layer is composed of a silicon nitride film
  • the surface of the second planarizing film opposite to the base layer is composed of a silicon oxide film. Will be composed.
  • a release material that is at least one of hydrogen and an inert element is ion-implanted into the base layer via the first flat film or the second flat film.
  • the first flat film includes an insulating film made of the same material as that of the element isolation insulating film, the layer through which ions pass or the material of the film should be the same, and the peeling layer It is possible to make the depth position uniform.
  • a glass substrate or a silicon substrate is attached to the first flat film and the second flat film through an insulating film. After that, in the separation process, along the release layer. Thus, a part of the base layer is separated. As a result, since the first planarization film and the second planarization film are formed to have a uniform thickness even in regions separated from each other, the thickness of the base layer on which the active region is formed is uniformized, and the reliability of the semiconductor device is increased. Improves.
  • the first flat film is formed on at least a part of the second region provided between the first regions having the active region, and the first flat film is formed. Since the second flat film is formed between the flattening films, the first flat film can be formed to have a uniform thickness, and the second flat film can be formed to match the first flat film. The film can be flattened with high accuracy. As a result, the thickness of the base layer on which the active region is formed can be made uniform, and the reliability of the semiconductor device can be improved.
  • FIG. 1 is a cross-sectional view schematically showing the structure of the semiconductor device of Embodiment 1.
  • FIG. 2 is a cross-sectional view showing a state in which a nitride film is formed in the groove forming step.
  • FIG. 3 is a cross-sectional view showing a state in which a groove is formed in the groove forming step.
  • FIG. 4 is a cross-sectional view showing a LOCOS oxide film forming process.
  • FIG. 5 is a cross-sectional view showing a first ion implantation step.
  • FIG. 6 is a cross-sectional view showing a gate electrode formation step and a gate wiring layer formation step.
  • FIG. 7 is a cross-sectional view showing a second ion implantation step.
  • FIG. 8 is a cross-sectional view showing a third ion implantation step.
  • FIG. 9 is a cross-sectional view showing an active process.
  • FIG. 10 is a cross-sectional view showing a first flat film forming step.
  • FIG. 11 is a cross-sectional view showing a second planarizing film forming step and a release layer forming step.
  • FIG. 12 is a cross-sectional view showing a conductive part forming step, a planarizing film forming step, and a pasting step.
  • FIG. 13 is a cross-sectional view schematically showing the structure of the semiconductor device of Embodiment 2.
  • FIG. 14 is a cross-sectional view schematically showing the structure of the semiconductor device of Embodiment 3.
  • FIG. 15 is a cross-sectional view showing a state in which a second insulating film is formed.
  • FIG. 16 is a cross-sectional view showing a state in which a first insulating film and a third insulating film are formed.
  • FIG. 17 is a cross-sectional view showing a release layer forming step.
  • FIG. 18 is a cross-sectional view showing a conductive part forming step, a planarizing film forming step, and a pasting step.
  • FIG. 19 is a cross-sectional view schematically showing the structure of the semiconductor device of Embodiment 4.
  • FIG. 20 is a diagram showing a state in which a silicon oxide layer is formed in a conventional SOI substrate manufacturing process.
  • FIG. 21 is a view showing a state in which a hydrogen injection layer is formed in a conventional SOI substrate manufacturing process.
  • FIG. 22 is a diagram showing a state of being attached to a glass substrate in a conventional SOI substrate manufacturing process.
  • FIG. 23 is a diagram showing a state in which a part of a silicon layer is separated in a conventional SOI substrate manufacturing process.
  • FIG. 24 is a cross-sectional view showing gate electrodes formed in different regions of the silicon substrate.
  • FIG. 25 is a cross-sectional view showing a state in which a SiO film film for flattening is formed on a silicon substrate.
  • FIG. 1 A first figure.
  • FIG. 26 is a cross-sectional view showing a state in which a hydrogen injection layer is formed on the silicon substrate.
  • FIG. 27 is a cross-sectional view showing a state where another substrate is pasted and a part of the silicon substrate is removed.
  • the base layer 1 may be referred to as a silicon substrate 1 or a silicon layer 1.
  • FIG. 1 to 12 are cross-sectional views showing Embodiment 1 of the semiconductor device and the manufacturing method thereof according to the present invention.
  • a region including one NMOS transistor 50 in the semiconductor device S will be described for easy understanding of the description.
  • the PMOS transistor it can be formed in the same manner as the NMOS transistor 50 by appropriately changing the impurity conductivity type during ion implantation.
  • the semiconductor device S has a structure in which a plurality of NMOS transistors 50 and PMOS transistors are formed on the same semiconductor substrate.
  • the semiconductor device S is, for example, omitted from illustration, but is directly formed on a glass substrate that constitutes the display panel of the liquid crystal display device, and is applied as a driver that drives and controls a plurality of pixels of the display panel. Is possible.
  • FIG. 1 is a cross-sectional view schematically showing the semiconductor device S.
  • the semiconductor device S includes a glass substrate 21, and a semiconductor device portion 31 formed on the glass substrate 21 with high density and high accuracy.
  • the semiconductor device unit 31 includes a transistor 50.
  • the substrate 21 is preferably a transparent substrate such as a glass substrate 21, but when applied to other than the liquid crystal display device, the substrate 21 is a silicon substrate. Other substrates such as can be applied.
  • the semiconductor device unit 31 includes a plurality of first regions R1 (only one first region R1 is illustrated in FIG. 1) where the active regions 40 are formed, and the first regions R1.
  • the second region R2 is provided in each of the second regions R2.
  • An NMOS transistor 50 which is a semiconductor element, is formed in the first region R1.
  • an element isolation region 41 that electrically isolates the transistors 50 from each other is formed.
  • an L OCOS oxide film 5 that is an element isolation film is formed.
  • the active region 40 is formed in the base layer 1, and the low concentration impurity region 9 is formed on the left and right outer sides of the channel region 42, and the high concentration impurity region is formed outside the low concentration impurity region 9.
  • the base layer 1 is a semiconductor layer such as a silicon layer.
  • the substrate layer 1 includes a silicon carbide layer, a silicon germanium layer, a germanium layer, a gallium nitride layer, a gallium arsenide layer, an indium phosphide layer, a LiNbO layer, a LaAlO layer, and an SrTiO layer.
  • a part of the base layer 1 is separated along a release layer formed by ion implantation of a release material such as hydrogen as described later.
  • a release material such as hydrogen as described later.
  • at least one of hydrogen and an inert element that is, helium, neon, argon, krypton, etc.
  • the active region 40 itself becomes the substrate layer 1.
  • the base layer 1 other than the active region 40 may be left on the opposite side of the active region 40 from the glass substrate 21.
  • an insulating film 20 is laminated on the surface of the glass substrate 21.
  • an interlayer insulating film 17, a flat film 35, and an interlayer insulating film 12 are laminated in this order. ing. Further, on the interlayer insulating film 12, a gate oxide film 7 is formed in the first region R1, while a LOCOS oxide film 5 is formed in the second region R2.
  • the surface of the LOCOS oxide film 5 on the glass substrate 21 side forms the same plane as the surface of the gate oxide film 7 on the glass substrate 21 side.
  • the active region 40 is formed on the gate oxide film 7.
  • the active region 40 and the LOCOS oxide film 5 are covered with a protective film 22 for protecting the surface.
  • a gate wiring layer 8b and a sidewall 10b are formed between the interlayer insulating film 12 and the gate oxide film 7.
  • the flat film 35 in the second region R2 is locally recessed in a concave shape, and the gate wiring layer 8b and the sidewall 10b are disposed in the recess through the interlayer insulating film 12.
  • the gate electrode 8a and the sidewall 10a are formed between the interlayer insulating film 12 and the gate oxide film 7.
  • the flat film 35 in the first region R1 is also locally recessed, and the gate electrode 8a and the sidewall 10a are disposed in the recess via the interlayer insulating film 12.
  • the gate electrode 8 a faces the channel region 42 with the gate oxide film 7 interposed therebetween.
  • the sidewall 10a faces the low-concentration impurity region 9 with the gate oxide film 7 interposed therebetween.
  • Contact holes 18 s and 18 d are formed through the interlayer insulating film 17, the flat film 35, the interlayer insulating film 12, and the gate oxide film 7 at positions overlapping with the high-concentration impurity regions 11. .
  • the flat film 35 includes the first flat film 13 formed with the same thickness in at least a part of the flat region of each second region R2, and the first flat film 35. And a second flat film 14 formed between the film films 13.
  • the second flat film 14 has a flat surface continuous with the surface of the first flat film 13.
  • the interlayer insulating film formed directly on the surface is thin.
  • the surface of the 12 glass substrate 21 side is also flat. That is, in the region where the structure such as the gate wiring layer 8b and the sidewall 10b in the second region R2 is not disposed, The surface on the side of the glass substrate 21 is flat. Therefore, the first flat film 13 is formed only in the second region R2 and the flat region facing the LOCOS oxide film 5. More that the glass substrate 21 side surface of the first flat I ⁇ 13, CMP (Chemical Mechanical Polishi n g ) polishing of such step is not required, are readily and accurately formed flat depositing such . Further, the surface of the first flat film 13 on the glass substrate 21 side is formed closer to the glass substrate 21 than the gate electrode 8a, the gate wiring layer 8b, and the like.
  • the second flat film 14 is formed in each of the first region R1 and the region where at least the structure such as the gate wiring layer 8b and the sidewall 10b is disposed in the second region R2. It is made.
  • the second flat film 14 is formed so as to be filled between the first regions R1.
  • the glass substrate 21 side surface of the second flat film 14 is flush with the glass substrate 21 surface of the first flat film 13.
  • the second flat film 14 together with the first flat film 13 constitutes a flat film 35 for flattening the undulations of the first region R1 and the second region R2.
  • the first flat film 13 is entirely formed of a silicon nitride film
  • the second flat film 14 is entirely formed of a silicon oxide film.
  • the surface of the first flat film 13 opposite to the base layer 1 (that is, the surface on the glass substrate 21 side) is composed of a silicon nitride film.
  • the surface of the second flat film 14 opposite to the base layer 1 is made of a silicon oxide film.
  • the manufacturing method of the present embodiment includes a groove forming process, a LOCOS oxide film forming process, an ion implantation process, a gate electrode forming process, a gate wiring layer forming process, an activation process, and a first flat film.
  • a formation process, a second planarization film formation process, a release layer formation process, a conductive part formation process, a planarization process, a pasting process, and a separation process are included.
  • a groove 36 is formed in advance on the surface of the silicon substrate 1 in the second region R2.
  • the groove 36 is formed by performing a high temperature heat treatment in an oxygen atmosphere of about 1000 ° C. on a silicon substrate 1 (corresponding to the subsequent base layer 1) as a wafer.
  • a thermal oxide film 2 having a thickness of about 30 nm is formed.
  • a silicon nitride film 3 having a thickness of about 200 nm is formed by a CVD method or the like.
  • the silicon nitride film 3 and the thermal oxide film 2 are patterned using the resist 4 as a mask.
  • the trench 36 is formed by etching the silicon substrate 1 to about 80 nm. That is, the first region R1 of the silicon substrate 1 is masked by the resist 4 and is not etched, but the second region R2 of the silicon substrate 1 is etched.
  • the groove 36 has the same height as the surface of the thermal oxide film 2 (the surface of the gate oxide film 7 to be formed later).
  • the LOCOS oxide film 5 that is an insulating film for element isolation is formed by the LOCOS method. That is, after the resist 4 is removed, thermal oxidation is performed by high-temperature heat treatment in an oxygen atmosphere using the silicon nitride film 3 as a mask. As a result, the LOCOS oxide film 5 is formed to a thickness of about 200 to 500 nm.
  • the film thickness of the silicon layer 1 consumed by the acid is about 45% of the LOCOS oxide film 5, for example, if the film thickness of the LOCOS oxide film 5 to be formed is 200 nm, By controlling the etching amount so that the depth of the groove 36 of the silicon substrate 1 becomes 80 nm, the surface of the LOCOS oxide film 5 is made to be approximately the same height as the surface of the thermal oxide film 2. be able to
  • a first ion implantation step is performed.
  • the impurity element 6 is added later to adjust the threshold voltage of the NMOS transistor 50, and then the NMOS transistor 50 is adjusted. It is introduced into a predetermined region of the silicon substrate 1 that becomes the active region 40 by ion implantation or the like.
  • the impurity element for example by applying the boron element, together with the implantation energy of about 10 to 30 keV, the amount of dough's with 1 ⁇ 5 X 10 12 cm_ 2 about.
  • a gate electrode formation step and a gate wiring layer formation step are performed.
  • the gate electrode 8a of the NMOS transistor is formed on the surface of the gate oxide film 7 in the first region R1, and connected to the gate electrode 8a of the MOS transistor on the LOCOS oxide film 5.
  • a gate wiring layer 8b to be formed is formed.
  • polysilicon is deposited on the surfaces of the gate oxide film 7 and the LOCOS oxide film 5 by a CVD method or the like to have a thickness of about 300 nm.
  • An N-type polysilicon layer is formed by diffusing or introducing an N-type impurity such as phosphorus into the polysilicon layer by ion implantation or the like.
  • the gate electrode 8a is patterned on the gate oxide film 7, while the gate wiring layer 8b is formed on the LOCOS oxide film 5. The pattern is formed.
  • the gate electrode 8a and the gate wiring layer 8b are formed at the same time. Further, since the surfaces of the gate oxide film 7 and the LOCOS oxide film 5 are substantially the same height, the heights of the gate electrode 8a and the gate wiring layer 8b can be made equal to each other.
  • a second ion implantation step is performed.
  • N-type impurities are ionized using the gate electrode 8a as a mask. inject.
  • a low concentration impurity region 9 is formed.
  • the N-type impurity is, for example, phosphorus element
  • the ion implantation condition is, for example, a dose amount of about 1 ⁇ 10 12 to 1 ⁇ 10 13 cm — 2 .
  • a third ion implantation step is performed.
  • a SiO film is deposited on the first region R1 and the second region R2 by CVD or the like. So
  • sidewalls 10a and 10b such as SiO are formed on the side walls of the gate electrode 8a and the gate wiring layer 8b.
  • N-type impurities are ion-implanted using the gate electrode 8a and the sidewall 10a as a mask. Thereby, the high concentration impurity region 11 is formed.
  • the interlayer insulating film 12 is formed so as to cover the gate electrode 8a and the gate wiring layer 8b with a thickness of about lOOnm, and then ionized by heat treatment.
  • the impurity element introduced into the silicon substrate 1 is activated by implantation or the like.
  • the heat treatment is performed at 900 ° C for 10 minutes. This forms the active region 40.
  • a first planarizing film forming step is performed.
  • the first planarizing film 13 having a flat surface is formed in the same thickness in at least a part of the flat region of each second region R2.
  • the second insulating film 52 is formed on the surface of the interlayer insulating film 12 in the first region R1 and the second region R2 from the interlayer insulating film 12 facing the gate electrode 8a and the gate wiring layer 8b. Highly deposited (that is, higher than the surface height of the gate electrode 8a). Thereafter, the second insulating film 52 is removed from at least the first region R1, and the interlayer insulating film 12 is exposed. Further, the second insulating film 52 is removed from the region of the second region R2 where at least the gate wiring layer 8b and the sidewall 10b are disposed.
  • the second insulating film 52 is left in a flat region facing at least a part of the LOCOS oxide film 5 in the second region R2, and the first flattening film 13 is formed by the second insulating film 52.
  • the first planarization film 13 includes the second insulating film 52 left in the second region R2.
  • a silicon nitride film having a high selectivity with respect to the silicon oxide film is applied.
  • a second planarizing film forming step is performed.
  • a second planarization film 14 having a flat surface continuous with the surface of the first planarization film 13 is formed between the first planarization films 13.
  • the first insulating film 51 is placed at the height of the surface of the first flat film film 13. A portion of the first insulating film 51 is polished and removed by CMP or the like using the first flat film 13 as a polishing stopper. A silicon oxide film is applied to the first insulating film 51. In this CMP, in order to obtain high selectivity with respect to the silicon nitride film of the second insulating film 52, cerium oxide (CeO) is used as the gunshot particles.
  • CeO cerium oxide
  • the remaining first insulating film 51 This surface is flattened so as to be continuous with the surface of the first flat film 13 (second insulating film 52).
  • a flattening film 35 is formed by the whole of the first flat film 13 and the second flat film 14, and the first flat film 35 is formed from the surface of the silicon substrate 1 in the active region 40 facing the gate electrode 8a.
  • Flat film 13 The distance 15 to the surface (the surface on the side opposite to the silicon substrate 1) can be evenly aligned with each of the plurality of first regions R1.
  • the hydrogen element as the release material is converted into the first flat film 13 or the second flat film 14 (that is, the flat film 35).
  • the release layer 16 is formed by ion implantation and introduction into the silicon substrate 1 (that is, the base layer 1).
  • the dose is 2 ⁇ 10 16 to 1 ⁇ 10 17 cm — 2 and the implantation energy is about 100 to 200 KeV.
  • other elements besides hydrogen element may be introduced together.
  • the thickness of the flat film 35 can be made relatively thin.
  • a release layer 16 can be made relatively shallow. Therefore, there is little variation in the depth at which ions are implanted, so that ions can be implanted relatively accurately from the surface of the flat film 35 to a certain depth.
  • a source electrode 19s and a drain electrode 19d which are conductive portions connected to the source region or the drain region of the MOS transistor are formed. That is, as shown in FIG. 12, an interlayer insulating film 17 is formed on the surface of the flat film 35. Further, contact holes 18d vertically passing through the gate oxide film 7, the interlayer insulating film 12, the first planar insulating film 13, and the interlayer insulating film 17 above the drain region and the source region of the active region 40. Each 18s is formed. Next, a conductive material such as metal is deposited and patterned, so that the inside of the contact hole 18 is filled with the conductive material, and the source electrode 19s and the drain electrode 19d are formed.
  • the glass substrate 21 is attached to the flat film 35 via the interlayer insulating film 17 and the insulating film 20. That is, after the surface of the insulating film 20 is cleaned by RCA cleaning or the like, the glass substrate 21 is attached to the surface of the insulating film 20.
  • the silicon substrate 1 is subjected to a heat treatment at about 600 ° C., so that a part of the silicon substrate 1 (that is, the part opposite to the active region 40 through the release layer 16). ) Are separated and removed along the release layer 16.
  • the glass substrate 21 has the above silicon substrate.
  • a part of the plate 1 remains as the silicon layer 1 which is the base layer 1, and the semiconductor device portion 31 formed on the silicon substrate 1 is transferred onto the glass substrate 21.
  • a part of the silicon layer 1 containing a hydrogen element (that is, a part of the peeling layer 16) is removed by etching or the like.
  • Etching can be dry etching, wet etching, or a combination of both. However, if dry etching alone is used, etching damage may remain on the surface of the silicon layer 1. Therefore, it is preferable to perform appropriate wet etching after dry etching.
  • the silicon layer 1 is etched until the LOCOS oxide film 5 is exposed, so that element isolation is simultaneously performed in this process. As a result, as shown in FIG. 1, only the silicon layer 1 in which the active region 40 is formed is left in the first region R1. Subsequently, in order to protect the surface of the silicon layer 1 from which the hydrogen element has been removed, a protective film 22 such as an oxide film is formed.
  • the semiconductor device S is manufactured as described above.
  • the first region R1 Since the gate electrode 8a and the like are formed in the first region R1 so that the surface force of the gate oxide film 7 also protrudes, the first region R1 has a large undulation as a whole.
  • the surface force of the gate wiring layer 8b isotropic LOCOS oxide film 5 in the second region R2 protrudes, the surface of the LOCOS oxide film 5 is flat in the second region R2. Nevertheless, the undulations are growing as a whole. Therefore, if an insulating film is deposited on the entire first region R1 and the second region R2 and flattened at once by CMP, a relatively thick insulating film is formed on the entire first region R1 and the second region R2. It is necessary to reduce the undulations on the surface.
  • the flat film 35 is composed of the first flat film 13 and the second flat film 14, and first the first flat film 13 is
  • the second region R2 is formed on the flat surface on the LO COS oxide film 5 (that is, the surface of the second region R2 where the gate wiring layer 8b or the like is not formed). Therefore, regardless of the large undulations in the first region R1, the first flat film 13 is formed with a relatively thin film that is higher than the gate electrode 8a. Can be made. Therefore, the second insulating film 52 such as a silicon nitride film can be easily and accurately flattened by simply depositing the second insulating film 52 on the surface of the interlayer insulating film 12 without CMP polishing. Also, since the second insulating film 52 itself is relatively thin and the difference in thickness is less likely to occur, the first flat film 13 can be formed uniformly and flatly.
  • the second flat film 14 is formed by applying a first insulating film 51 such as a silicon oxide film to the surface of the first flat film 13 with respect to the first region R1 and the second region R2.
  • a first insulating film 51 such as a silicon oxide film
  • a portion of the surface of the first insulating film 51 was polished by CMP. Therefore, the first flat film 13 that has been flattened with high precision can function as a polishing stopper for the first insulating film 51.
  • the second flat film 14 can be formed on a flat plane continuous with the surface of the first flat film 13, so that the entire flat film having a uniform thickness and a highly accurate surface can be obtained.
  • a film 35 can be formed.
  • the thickness of the channel region 42 of the subsequently ground substrate layer 1 can be made uniform in each first region R 1, and the threshold voltage / value voltage and current voltage of each NMOS transistor 50 can be reduced.
  • the characteristics can be made uniform. Therefore, the reliability of each semiconductor device S can be improved. Further, when the semiconductor device S is applied to a liquid crystal display device, the display quality of the liquid crystal display device can be improved.
  • FIG. 13 is a cross-sectional view showing a second embodiment of the semiconductor device S of the present invention.
  • the same parts as those in FIGS. 1 to 12 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the semiconductor device S is connected to the electrical element 25 formed in advance on the glass substrate 21.
  • an electric element 25 is formed on the glass substrate 21.
  • the electric element 25 is configured by, for example, an active element such as a thin film transistor, a passive element such as a resistor element, a capacitor element, and a coil element, or a wiring.
  • a semiconductor device portion 31 is formed on the glass substrate 21 in substantially the same manner as in the first embodiment.
  • the protective film 22 covers the entire semiconductor device portion 31 and also covers the surrounding glass substrate 21 and electric element 25.
  • the semiconductor device portion 31 has a contact extending vertically through the interlayer insulating film 17, the first flat film 13, the interlayer insulating film 12, the LOCOS oxide film 5, and the protective film 22 above the source electrode 19s. Hole 23 is formed.
  • a contact hole 26 penetrating the protective film 22 is formed on the protective film 22 above the electric element 25.
  • the source electrode 19s and the electric element 25 are connected to each other via the metal wiring electrode 24.
  • the metal wiring electrode 24 is filled in the contact holes 23 and 26 and patterned so as to connect the openings of the contact holes 23 and 26.
  • the source signal is supplied from the electric element 25 to the source region 11 of the active region 40 via the metal wiring electrode 24 and the source electrode 19s.
  • the present embodiment is different from the first embodiment in that the first flat film 13 and the second flat film 14 are constituted by two different insulating films, respectively.
  • the first flat film 13 is interposed between the third insulating film 53 stacked on the interlayer insulating film 17, and between the third insulating film 53 and the interlayer insulating film 12. And a second insulating film 52.
  • the side surface of the second insulating film 52 is covered with the third insulating film 53.
  • the second flat film 14 includes a first insulating film 51 laminated on the interlayer insulating film 17, and a first insulating film 51 or a first insulating film 51 interposed between the interlayer insulating film 17 and the interlayer insulating film 12. 3 Insulating film 53.
  • the third insulating film 53 is interposed between the interlayer insulating film 17 and the interlayer insulating film 12 in a region facing the gate electrode 8a or the gate wiring layer 8b.
  • the second insulating film 52 of the first embodiment is a silicon nitride film, but the second insulating film 52 of the present embodiment is different in that it is a silicon oxide film. That is, the second insulating film 52 and The first insulating film 51 is formed of a silicon oxide film made of the same material as the LOCOS oxide film 5, and the third insulating film 53 is formed of, for example, a silicon nitride film.
  • a planarizing film 35 is formed by the first planar film 13 and the second planar film 14, and the first planar film 13 and the second planar film 14 are formed.
  • the surface opposite to the active region 40 is formed in a continuous flat plane.
  • the surface of the first planarizing film 13 opposite to the active region 40 is constituted by a third insulating film 53 that is a silicon nitride film.
  • the surface of the second flat film 14 opposite to the active region 40 is constituted by a first insulating film 51 in which at least a part of the surface is a silicon oxide film.
  • a part of the first planarization film formation step and the second planarization film formation step in the first embodiment that is, a step of forming a third insulating film 53 described later.
  • the steps up to the activity step of the first embodiment are performed. Thereafter, in the first planarizing film forming step, as shown in FIG. 15, the second insulating film 52 having a flat surface is formed in the same thickness in at least a part of the flat region of each second region R2.
  • the second insulating film 52 which is a silicon oxide film, is deposited on the entire surface of the interlayer insulating film 12 in the first region R1 and the second region R2, and the gate electrode 8a and the gate wiring layer It is formed at the same height as the interlayer insulating film 12 facing 8b. Thereafter, the second insulating film 52 is removed from at least the first region R1, and the interlayer insulating film 12 is exposed. Further, the second insulating film 52 is removed from the region where at least the gate wiring layer 8b and the sidewall 10b are disposed in the second region R2. Thus, the flat second insulating film 52 is left in a flat region facing the LOCOS oxide film 5 in at least a part of the second region R2.
  • a third insulating film 53 made of a material different from that of the second insulating film 52 is formed in a thin film shape on the whole of the first region R1 and the second region R2, and the interlayer insulation is formed.
  • the film 12 and the second insulating film 52 left in the second region R2 are stacked.
  • a silicon nitride film is applied to the third insulating film 53.
  • the step of forming the third insulating film 53 is a step common to the first flattening film forming step and the second flattened film forming step.
  • the surfaces of the third insulating films 53 covering the second insulating films 52 are aligned at the same height.
  • the surface of the third insulating film 53 facing the gate electrode 8a or the gate wiring layer 8b is also flush with the third insulating film 53 covering the second insulating film 52.
  • the second region R2 includes the second insulating film 52 formed on the surface of the interlayer insulating film 12, and the third insulating film 53 stacked on the surface of the second insulating film 52. Then, the first flat film 13 is formed.
  • the first insulating film 51 is formed on the entire surface of the third insulating film 53 in the first region R1 and the second region R2 with a silicon oxide film. 1
  • the insulating film 51 is deposited.
  • a part of the first insulating film 51 is polished and removed by CMP or the like using the first flat film 13 as a polishing stopper.
  • CMP slurry containing acid cerium (CeO) is used
  • the CMP polishing force S of the first insulating film 51 is stopped when the third insulating film 53 (silicon nitride film) of the first flat film 13 is exposed, as shown in FIG.
  • the remaining surface of the first insulating film 51 faces the surface of the first flat film 13 (that is, the surface of the third insulating film 53) and the gate electrode 8a or the gate wiring layer 8b. 3 Flattened continuously on the surface of the insulating film 53.
  • a flattening film 35 is formed by the entirety of the first flat film 13 and the second flat film 14, and the first flat film 35 is formed from the surface of the silicon substrate 1 in the active region 40 facing the gate electrode 8a.
  • the distance 15 to the surface of the flat film 13 (the surface opposite to the silicon substrate 1) can be made uniform in each of the plurality of first regions R1.
  • a release layer forming step is performed, and hydrogen as a release material is ion-implanted into the silicon substrate 1 through the flat film 35. That is, hydrogen is introduced into the silicon substrate 1 through the third insulating film 53 and the second insulating film 52 constituting the first planarizing film 13. Further, hydrogen is introduced into the silicon substrate 1 through the first insulating film 51 and the third insulating film 53 constituting the second flat film 14. In this way, as shown in FIG. 17, the release layer 16 is formed in the silicon substrate 1 so that the surface force of the flat film 35 also has a constant depth.
  • the semiconductor device S is formed as shown in FIG. 18 by performing the conductive portion forming step, the flattening step, the pasting step, and the separating step.
  • the present embodiment can provide the same effects as those of the first embodiment.
  • the first flat film 13 and the second flat film 14 include a silicon oxide film made of the same material as the LOCOS oxide film 5, hydrogen is added to the silicon substrate 1 When ion implantation is performed, the hydrogen implantation depth can be easily controlled. That is, the planar release layer 16 can be easily and accurately formed.
  • FIG. 19 is a cross-sectional view showing Embodiment 4 of the semiconductor device S of the present invention.
  • a semiconductor device unit 31 having a configuration substantially similar to that of the third embodiment is connected to an electrical element 25 formed in advance on the glass substrate 21.
  • an electric element 25 similar to that of the second embodiment is formed on the glass substrate 21.
  • the protective film 22 covers the entire semiconductor device portion 31 and also covers the surrounding glass substrate 21 and electric element 25.
  • the semiconductor device portion 31 includes an interlayer insulating film 17, a first planarizing film 13 (third insulating film 53 and second insulating film 52), an interlayer insulating film 12, a LOCOS oxide film, and above the source electrode 19s.
  • a contact hole 23 is formed through the film 5 and the protective film 22 in the vertical direction.
  • a contact hole 26 penetrating the protective film 22 is formed in the protective film 22 above the electric element 25.
  • the source electrode 19s and the electric element 25 are connected to each other via the metal wiring electrode 24, as in the second embodiment.
  • the silicon substrate 1 is used for the purpose of aligning the heights of the active region 40 and the element isolation region so that the surface of the LOCOS oxide film 5 has the same plane as the gate oxide film 7.
  • the present invention is not limited to this, and the silicon nitride film 3 may be removed after the LOCOS oxide film 5 is formed, and the LOCOS oxide film 5 may be subjected to CMP polishing.
  • the element isolation region may be formed by a method such as STKShallow Trench Isolation. Further, without forming such a groove 36, the active region 40 and the element isolation region may not be made to have the same height.
  • the present invention is useful for, for example, a semiconductor device applied to, for example, a liquid crystal display device and a manufacturing method thereof, and in particular, the thickness of a base layer on which an active region is formed. Is suitable for improving the reliability of a semiconductor device.

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Abstract

　第１平坦化膜を、素子分離領域が形成された第２領域の少なくとも一部の平坦な領域に同じ厚みで形成する第１平坦化膜形成工程と、第１平坦化膜の表面に連続する平坦な表面を有する第２平坦化膜を、第１平坦化膜同士の間に形成する第２平坦化膜形成工程と、第１平坦化膜又は第２平坦化膜を介して基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、剥離層に沿って基体層の一部を分離する分離工程とを行う。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関するものである。
背景技術
[0002] 従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板である SO I (Silicon On Insulator)基板が知られている。 SOI基板にトランジスタ等のデバイスを 形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。す なわち、デバイスの高集積ィ匕ゃ高性能化を図ることができる。上記絶縁層は、例えば シリコン酸ィ匕膜 (SiO )により形成されている。
2
[0003] 上記 SOI基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減する ために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シ リコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分 離除去して SOI基板を作製する方法が知られている (例えば、非特許文献 1参照)。
[0004] ここで、上記貼り合わせによる SOI基板の作製方法について、図 20〜図 23を参照 して説明する。なお、 SOI層の薄膜ィ匕の方法は、機械研磨ゃィ匕学ポリツシングゃポー ラスシリコンを利用した手法など種々ある力 ここでは、水素注入による方法について 示す。まず、図 20に示すように、第 1の基板であるシリコン基板 101の表面を酸ィ匕処 理することにより、絶縁層である酸ィ匕シリコン (SiO )層 102を形成する。次に、図 21
2
に示すように、酸化シリコン (SiO )層 102を介してシリコン基板 101の内部に、剥離
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用物質である水素をイオン注入する。このことにより、シリコン基板 101の所定の深さ 位置に剥離層である水素注入層 104を形成する。続いて、 RCA洗浄等の基板表面 洗浄処理を行った後、図 22に示すように、上記酸ィ匕シリコン層 102の表面に第 2の 基板である例えばシリコン基板 103を貼り付ける。その後、熱処理を行うことにより、水 素イオン注入深さ部分にマイクロクラックが形成されるため、図 23に示すように、シリ コン基板 101の一部を上記水素注入層 104に沿って分離する。こうして、シリコン基 板 101を薄膜ィ匕してシリコン層 101を形成する。なお、分離後、必要に応じて研磨、 エッチング等の種々の手法によって所望の膜厚に薄膜ィ匕し、また、熱処理等により水 素注入によって生成される結晶欠陥修復やシリコン表面の平滑ィ匕等を行う。
[0005] 以上のようにして、シリコン基板 (第 2の基板） 103の表面に SiO層（絶縁層） 102が
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形成されると共に、 SiO層 102の表面にシリコン層 101が薄く形成された SOI基板が
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作製される。
^^特許文献 1： Michel Bruel , "Smart-Cut: A New Silicon On Insulator Material Techn ology Based on Hydrogen Implantation and Wafer Bonding" Jpn.J.Appl.Phys., Vol.36 (1997),pp.l636-1641
発明の開示
発明が解決しょうとする課題
[0006] 本発明者らは、 MOSトランジスタ等の半導体素子の少なくとも一部を形成した半導 体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半 導体素子を他の基板上に薄膜ィ匕して製造できることを見出した。そして、上記他の基 板を透明基板とすることによって、半導体層が薄膜化された半導体装置を、液晶表 示装置に適用することが可能となる。
[0007] しかし、以下に示すように、水素注入層の深さが不均一になって平面状に形成され ない結果、半導体装置の基体層であるシリコン層の厚みが不均一になってしまうとい う問題がある。
[0008] 図 24に示すように、シリコン基板 201の表面には、 LOCOS酸化膜 211が形成され た複数の素子分離領域 Sと、各素子分離領域 S同士の間に形成された活性領域 と が設けられている。活性領域 Kには、例えば MOSトランジスタのゲート電極 212a, 2 12bが設けられている。ゲート電極 212aとゲート電極 212bは、シリコン基板 201にお V、て、互 、に比較的離れた異なる領域にそれぞれ形成されて!、る。
[0009] 次に、図 25に示すように、基板全体の表面を平坦ィ匕するため、シリコン基板 201の 上に CVD等によって SiO膜 213を堆積させた後、 CMP (Chemical Mechanical Polis
2
hing)によってその表面を平坦ィ匕する。仮に、この平坦ィ匕工程を行わずに水素注入を 行うと、注入された水素の深さ分布が大きくばらついてしてしまう。その結果、シリコン 基板にマイクロクラックを発生させてその一部を分離する分離工程において不具合が 生じ易ぐ MOSトランジスタ等を含むデバイスを他の基板に移すことが困難になる。 このことは、本発明者らの実験によって確認されている。したがって、上記平坦化工 程は必須の工程といえる。
[0010] ところで、ゲート電極 212a, 212bが形成されている活性領域 Kと、 LOCOS酸ィ匕膜 211が形成されている素子分離領域 Sとでは、その表面高さが互いに異なっており、 全体として基板表面の起伏は比較的大きくなつている。したがって、図 25に 2点鎖線 で示すように、活性領域 K及び素子分離領域 Sに堆積して形成した SiO膜 213の表
2 面にも起伏が形成されてしまう。すなわち、このような起伏を有する SiO膜 213の表
2
面に対し、 CMPによって高精度に平坦ィ匕を行うことには限界があるという問題がある [0011] 一方、堆積した SiO膜 213の表面の起伏をなるベく小さくするためには、 SiO膜 2
2 2
13を 1 m程度以上に厚く形成する必要がある。しかし、 SiO膜 213を比較的厚く
2
堆積して形成すると、図 25に 2点鎖線で示すように、シリコン基板 201上の異なる各 領域（図 25で左右の各領域）において、 SiO膜 213の平均的な厚みに差が生じ易く
2
なるため、 CMP後の平坦ィ匕膜 213の厚みにばらつきが生じるという問題もある。
[0012] その結果、 MOSトランジスタのゲート電極 212a, 212b〖こ対向するシリコン基板 20 1の表面から、平坦ィ匕膜 213の表面までの厚み 214a, 214bは、シリコン基板 201上 の異なる各領域にぉ 、て互いに相違することとなる。
[0013] この状態で、さらにシリコン基板 201に水素 215を注入すると、図 26に示すように、 シリコン基板 201上の異なる各領域には、 MOSトランジスタのゲート電極 212a, 212 bに対向するシリコン基板 201の表面から異なる深さ 217a, 217bに水素注入層 216 a, 216bがそれぞれ形成される。その後、平坦ィ匕膜 213の表面に他の基板 220を貼 り付けて熱処理を施すと、図 27に 2点鎖線で示すように、シリコン基板 201の一部は 水素注入層 216a, 216bに沿って分離される。そのため、分離直後のシリコン層 201 の厚み 217a, 217bは、各領域において互いに異なる。
[0014] その結果、その後の工程で素子分離のために、 LOCOS酸ィ匕膜 211が露出するま でシリコン層 201を所定の厚みだけエッチング等により除去して薄膜化すると、ゲート 電極 212a, 212bに対向するチャネル領域の厚み 218a, 218bが互いに異なること となり、各 MOSトランジスタのしきい値電圧や電流電圧特性に差異が生じてしまう。ま た、このように形成された半導体装置を液晶表示装置に適用すると、その表示品位 が低下することが避けられな 、。
[0015] 本発明は、斯カる諸点に鑑みてなされたものであり、その目的とするところは、平坦 化膜を均一な厚みに形成することにより、活性領域が形成される基体層の厚みを均 一化して、半導体装置の信頼性を向上させることにある。
課題を解決するための手段
[0016] 上記の目的を達成するために、この発明では、活性領域を有する第 1領域同士の 間に設けられた第 2領域の少なくとも一部に第 1平坦化膜を形成し、その第 1平坦ィ匕 膜同士の間に第 2平坦化膜を形成するようにした。
[0017] 具体的に、本発明に係る半導体装置の製造方法は、基体層に活性領域が形成さ れる複数の第 1領域と、該各第 1領域同士の間にそれぞれ設けられて素子分離領域 が形成される第 2領域とを有する半導体装置を製造する方法であって、平坦な表面 を有する第 1平坦化膜を、前記各第 2領域の少なくとも一部の平坦な領域に同じ厚み で形成する第 1平坦化膜形成工程と、前記第 1平坦化膜の表面に連続する平坦な表 面を有する第 2平坦化膜を、前記第 1平坦ィ匕膜同士の間に形成する第 2平坦ィ匕膜形 成工程と、前記第 1平坦化膜又は前記第 2平坦化膜を介して前記基体層に剥離用 物質をイオン注入して剥離層を形成する剥離層形成工程と、前記剥離層に沿って前 記基体層の一部を分離する分離工程とを備えて！/、る。
[0018] 前記第 2平坦化膜形成工程では、少なくとも前記第 1平坦ィ匕膜同士の間に、第 1絶 縁膜を前記第 1平坦化膜の表面の高さ以上に形成し、前記第 1平坦化膜をストツバ 一として前記第 1絶縁膜の一部を研磨除去することにより、前記第 1絶縁膜の表面を 前記第 1平坦ィ匕膜の表面に連続するように平坦ィ匕することが好ましい。
[0019] 前記第 1平坦化膜形成工程では、前記第 1領域及び第 2領域に第 2絶縁膜を形成 した後に、前記第 2絶縁膜を少なくとも前記第 1領域から除去することによって、前記 第 2領域の少なくとも一部に前記第 2絶縁膜を残し、前記第 1平坦化膜を前記第 2領 域に残された第 2絶縁膜を含むように形成することが好ま ヽ。
[0020] 前記第 1平坦化膜形成工程では、前記第 2絶縁膜を前記第 1平坦化膜として形成 してもよい。この場合、前記第 2絶縁膜はシリコン窒化膜であり、前記第 1絶縁膜はシ リコン酸ィ匕膜であることが好ましい。
[0021] 前記素子分離領域には、素子分離用絶縁膜が形成され、前記第 2絶縁膜は、前記 素子分離用絶縁膜と同じ材質により形成され、前記第 1平坦化膜形成工程では、前 記第 2絶縁膜と異なる材質の第 3絶縁膜を、前記第 2領域に残された第 2絶縁膜に積 層し、前記第 2絶縁膜及び前記第 3絶縁膜を前記第 1平坦ィ匕膜として形成してもよ ヽ 。この場合には、前記第 1絶縁膜及び第 2絶縁膜はシリコン酸ィヒ膜であり、前記第 3 絶縁膜はシリコン窒化膜であることが好ましい。
[0022] 前記第 1領域にゲート電極を形成するゲート電極形成工程を備え、前記第 1平坦 化膜形成工程では、前記第 1平坦化膜を前記ゲート電極の表面の高さ以上に形成 することが好ましい。
[0023] 前記第 1平坦ィ匕膜及び第 2平坦ィ匕膜に絶縁膜を介して基板を貼り付ける貼付工程 を備え、前記貼付工程は、前記分離工程の前に行うようにしてもよい。
[0024] 前記基板は、ガラス基板又はシリコン基板であってもよい。
[0025] 前記基体層は、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマ -ゥム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、 LiNbO
3層、 La
AIO層、及び SrTiO層の何れ力 1つであることが好ましい。
3 3
[0026] 前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが望ましい。
[0027] 前記第 2平坦化膜形成工程では、前記第 1絶縁膜を CMP (Chemical Mechanical P olishing)により平坦ィ匕することが好ましい。
[0028] 前記第 1領域には、 MOSトランジスタが形成されていてもよい。
[0029] また、本発明に係る半導体装置は、基体層に活性領域が形成される複数の第 1領 域と、該各第 1領域同士の間にそれぞれ設けられて素子分離領域が形成された第 2 領域とを有する半導体装置であって、前記各第 2領域の少なくとも一部の平坦な領 域に同じ厚みで形成された第 1平坦ィ匕膜と、前記各第 1平坦化膜の間に形成され、 前記第 1平坦ィ匕膜の表面に連続する平坦な表面を有する第 2平坦ィ匕膜とを備え、前 記基体層の一部は、剥離用物質力 Sイオン注入されることにより形成された剥離層に 沿って分離されている。 [0030] 前記第 1平坦ィ匕膜における前記基体層とは反対側の表面は、シリコン窒化膜により 構成され、前記第 2平坦化膜における前記基体層とは反対側の表面は、シリコン酸 化膜により構成されて 、ることが好ま 、。
[0031] 前記第 1平坦ィ匕膜及び第 2平坦ィ匕膜には、基板が貼り付けられていることが好まし い。
[0032] 前記基板は、ガラス基板又はシリコン基板であることが好ましい。
[0033] 前記基体層は、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマ -ゥム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、 LiNbO層、 La
3
AIO層、及び SrTiO層の何れ力 1つであることが好ましい。
3 3
[0034] 前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが望ましい。
[0035] 前記第 1領域には、 MOSトランジスタが形成されていてもよい。
[0036] 一作用
次に、本発明の作用について説明する。
[0037] 本発明に係る半導体装置は、例えば MOSトランジスタが形成される複数の第 1領 域と、各第 1領域同士の間にそれぞれ設けられた第 2領域とを有している。第 1領域 は、例えばシリコン層等の基体層に活性領域が形成されている。一方、第 2領域には 素子分離領域が形成されている。基体層には、シリコン層、シリコンカーバイド層、シ リコンゲルマニウム層、ゲルマニウム層、ガリウムナイトライド層、ガリウム砒素層、イン ジゥムリン層、 LiNbO層、 LaAlO層、及び SrTiO層の何れか 1つを適用することが
3 3 3
可能である。
[0038] この半導体装置を製造する場合には、第 1平坦化膜形成工程と、第 2平坦化膜形 成工程と、剥離層形成工程と、分離工程とを行う。
[0039] 第 1平坦化膜形成工程では、平坦な表面を有する第 1平坦化膜を各第 2領域の少 なくとも一部の平坦な領域に同じ厚みで形成する。例えば、まず、第 1領域及び第 2 領域に第 2絶縁膜を形成する。第 1領域にゲート電極を形成した場合には、第 1平坦 化膜をゲート電極の表面高さ以上に形成する。その後に、第 2絶縁膜を少なくとも第 1領域から除去することによって、第 2領域の少なくとも一部の平坦な領域に第 2絶縁 膜を残す。そして、第 1平坦化膜を第 2領域に残された第 2絶縁膜を含むように形成 する。
[0040] 第 1平坦ィ匕膜は、平坦な第 2領域に形成されるので、第 1領域の起伏に拘わらず、 比較的薄い膜厚で形成される。したがって、半導体装置の異なる各領域において、 第 1平坦ィ匕膜の厚みに差じは生じにくい。さらに、 CMP等の研磨を行わずに済むた め、第 1平坦ィ匕膜を容易且つ高精度に平坦に形成することが可能となる。
[0041] この第 1平坦ィ匕膜形成工程では、シリコン窒化膜等の第 2絶縁膜を第 1平坦ィ匕膜と して形成することが可能である。このとき、第 2平坦ィ匕膜は、シリコン酸ィ匕膜等の第 1 絶縁膜により形成される。
[0042] また、第 1平坦化膜形成工程にお!、て、第 2絶縁膜を素子分離領域の素子分離用 絶縁膜と同じ材質であるシリコン酸ィ匕膜等により形成し、第 2絶縁膜と異なるシリコン 窒化膜等の第 3絶縁膜を、第 2領域に残された第 2絶縁膜に積層してもよい。そのこ とにより、第 2領域の第 2絶縁膜及び第 3絶縁膜を第 1平坦化膜として形成する。この 場合、その後に形成する第 1絶縁膜は、シリコン酸ィ匕膜であることが好ましい。
[0043] 第 2平坦化膜形成工程では、第 1平坦化膜の表面に連続する平坦な表面を有する 第 2平坦ィ匕膜を、第 1平坦ィ匕膜同士の間に形成する。すなわち、少なくとも第 1平坦 化膜 13同士の間に、第 1絶縁膜を第 1平坦ィ匕膜の表面の高さ以上に形成し、厚みが 均一に形成された第 1平坦ィ匕膜をストッパーとして第 1絶縁膜の一部を CMP等により 研磨除去する。そのことにより、第 1絶縁膜の表面を第 1平坦化膜の表面に連続する ように平坦ィ匕することができる。こうして、第 1平坦化膜における基体層とは反対側の 表面は、シリコン窒化膜により構成される一方、第 2平坦化膜における基体層とは反 対側の表面は、シリコン酸ィ匕膜により構成されることとなる。
[0044] 剥離層形成工程では、第 1平坦ィ匕膜又は第 2平坦ィ匕膜を介して基体層に、水素及 び不活性元素の少なくとも一方である剥離用物質をイオン注入して剥離層を形成す る。上述のように、第 1平坦ィ匕膜が素子分離用絶縁膜と同じ材質の絶縁膜を含む場 合には、イオンが通過する層又は膜の材質をなるベく同じにして、剥離層の深さ位置 を均一にすることが可能となる。
[0045] 貼付工程を行う場合には、第 1平坦ィ匕膜及び第 2平坦ィ匕膜に、絶縁膜を介して例 えばガラス基板又はシリコン基板を貼り付ける。その後、分離工程では、剥離層に沿 つて基体層の一部を分離する。その結果、互いに離れた領域においても、第 1平坦 化膜及び第 2平坦化膜が均一な厚みに形成されるため、活性領域が形成される基体 層の厚みが均一化され、半導体装置の信頼性が向上する。
発明の効果
[0046] 本発明によれば、活性領域を有する第 1領域同士の間に設けられた第 2領域の少 なくとも一部の平坦な領域に第 1平坦ィ匕膜を形成し、その第 1平坦化膜同士の間に 第 2平坦ィ匕膜を形成するようにしたので、第 1平坦ィ匕膜を均一な厚みに形成できると 共に、その第 1平坦ィ匕膜に合わせて第 2平坦ィ匕膜も高精度に平坦ィ匕できる。その結 果、活性領域が形成される基体層の厚みを均一にして、半導体装置の信頼性を向 上させることができる。
図面の簡単な説明
[0047] [図 1]図 1は、実施形態 1の半導体装置の構造を模式的に示す断面図である。
[図 2]図 2は、溝部形成工程において窒化膜を形成した状態を示す断面図である。
[図 3]図 3は、溝部形成工程における溝部を形成した状態を示す断面図である。
[図 4]図 4は、 LOCOS酸ィ匕膜形成工程を示す断面図である。
[図 5]図 5は、第 1のイオン注入工程を示す断面図である。
[図 6]図 6は、ゲート電極形成工程及びゲート配線層形成工程を示す断面図である。
[図 7]図 7は、第 2イオン注入工程を示す断面図である。
[図 8]図 8は、第 3イオン注入工程を示す断面図である。
[図 9]図 9は、活性ィ匕工程を示す断面図である。
[図 10]図 10は、第 1平坦ィ匕膜形成工程を示す断面図である。
[図 11]図 11は、第 2平坦化膜形成工程及び剥離層形成工程を示す断面図である。
[図 12]図 12は、導電部形成工程、平坦化膜形成工程及び貼付工程を示す断面図 である。
[図 13]図 13は、実施形態 2の半導体装置の構造を模式的に示す断面図である。
[図 14]図 14は、実施形態 3の半導体装置の構造を模式的に示す断面図である。
[図 15]図 15は、第 2絶縁膜を形成した状態を示す断面図である。
[図 16]図 16は、第 1絶縁膜及び第 3絶縁膜を形成した状態を示す断面図である。 [図 17]図 17は、剥離層形成工程を示す断面図である。
[図 18]図 18は、導電部形成工程、平坦化膜形成工程及び貼付工程を示す断面図 である。
[図 19]図 19は、実施形態 4の半導体装置の構造を模式的に示す断面図である。
[図 20]図 20は、従来の SOI基板の作製工程において、酸化シリコン層を形成した状 態を示す図である。
[図 21]図 21は、従来の SOI基板の作製工程において、水素注入層を形成した状態 を示す図である。
[図 22]図 22は、従来の SOI基板の作製工程において、ガラス基板に貼り付けた状態 を示す図である。
[図 23]図 23は、従来の SOI基板の作製工程において、シリコン層の一部を分離した 状態を示す図である。
圆 24]図 24は、シリコン基板の異なる領域に形成されたゲート電極を示す断面図で ある。
[図 25]図 25は、シリコン基板に平坦ィ匕のための SiO膜膜を形成した状態を示す断
2
面図である。
圆 26]図 26は、シリコン基板に水素注入層を形成した状態を示す断面図である。
[図 27]図 27は、他の基板を貼り付けてシリコン基板の一部を除去した状態を示す断 面図である。
符号の説明
S 半導体装置
R1 第 1領域
R2 第 2領域
1 基体層、シリコン基板、シリコン層
5 LOCOS酸化膜 (素子分離用絶縁膜)
8a ゲート電極
13 第 1平坦化膜
14 第 2平坦化膜 16 剥離層
17 層間絶縁膜
20 絶縁膜
21 ガラス基板
35 平坦化膜
36 溝部
40 活性領域
41 素子分離領域
42 チャネル領域
50 NMOSトランジスタ
51 第 1絶縁膜
52 第 2絶縁膜
53 第 3絶縁膜
発明を実施するための最良の形態
[0049] 以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下 の実施形態に限定されるものではない。また、以下の実施形態では、基体層 1を、シ リコン基板 1又はシリコン層 1と称することがある。
[0050] 《発明の実施形態 1》
図 1〜図 12は、本発明に係る半導体装置及びその製造方法の実施形態 1を示す 断面図である。
[0051] 本実施形態では、説明を理解し易くするために、半導体装置 Sにおける 1つの NM OSトランジスタ 50が含まれる領域について説明する。 PMOSトランジスタについて は示さないが、イオン注入時の不純物導電型を適宜変更することで NMOSトランジ スタ 50と同様に形成できる。そして、半導体装置 Sは、複数個の NMOSトランジスタ 5 0及び PMOSトランジスタが同一の半導体基板上に作り込まれた構造となっている。
[0052] 半導体装置 Sは、例えば、図示省略は省略するが、液晶表示装置の表示パネルを 構成するガラス基板に直接に形成され、表示パネルの複数の画素を駆動制御するド ライバとして適用することが可能である。 [0053] 図 1は、半導体装置 Sを模式的に示す断面図である。半導体装置 Sは、ガラス基板 21と、ガラス基板 21上に高密度且つ高精度に形成された半導体デバイス部 31と〖こ より構成されている。半導体デバイス部 31には、トランジスタ 50が含まれている。
[0054] 尚、半導体装置 Sを液晶表示装置に適用する場合には、基板 21はガラス基板 21 等の透明基板が好ましいが、液晶表示装置以外に適用する場合には、基板 21はシ リコン基板等の他の基板を適用することができる。
[0055] 半導体デバイス部 31は、活性領域 40が形成される複数の第 1領域 R1 (図 1では 1 つの第 1領域 R1のみを図示している。）と、各第 1領域 R1同士の間にそれぞれ設け られた第 2領域 R2とを有している。第 1領域 R1には半導体素子である NMOSトラン ジスタ 50が形成されている。第 2領域 R2には、トランジスタ 50同士の間を電気的に 分離する素子分離領域 41が形成され、素子分離領域 41には素子分離用膜である L OCOS酸ィ匕膜 5が形成されて 、る。
[0056] 活性領域 40は、基体層 1に形成され、チャネル領域 42の左右両外側に形成された 低濃度不純物領域 9と、その低濃度不純物領域 9の外側に形成された高濃度不純 物領域 11とによって構成された LDD (Lightly Doped Drain)構造を有している。基体 層 1は、例えばシリコン層等の半導体層である。尚、基体層 1には、シリコン層以外に 、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマニウム層、ガリウムナイトライド 層、ガリウム砒素層、インジウムリン層、 LiNbO層、 LaAlO層、及び SrTiO層の何
3 3 3 れカ 1つを適用することが可能である。
[0057] 基体層 1の一部は、後述するように、水素等の剥離用物質がイオン注入されること により形成された剥離層に沿って分離されている。尚、剥離用物質には、水素及び 不活性元素（すなわち、ヘリウム、ネオン、アルゴン、クリプトン等）の少なくとも一方を 適用することが可能である。さらに、研磨されることによって、活性領域 40以外の基体 層 1は除去されているため、活性領域 40自体が基体層 1になっている。尚、活性領 域 40におけるガラス基板 21とは反対側に活性領域 40以外の基体層 1が残されて ヽ てもよい。
[0058] 図 1に示すように、ガラス基板 21の表面には絶縁膜 20が積層されている。この絶縁 膜 20には、層間絶縁膜 17、平坦ィ匕膜 35、及び層間絶縁膜 12が、この順に積層され ている。さらに、層間絶縁膜 12の上には、第 1領域 R1にゲート酸化膜 7が形成される 一方、第 2領域 R2に LOCOS酸ィ匕膜 5が形成されて 、る。
[0059] LOCOS酸ィ匕膜 5のガラス基板 21側の表面は、ゲート酸ィ匕膜 7のガラス基板 21側 の表面と同一の平面を構成している。ゲート酸ィ匕膜 7の上には上記活性領域 40が形 成されている。そして、上記活性領域 40及び LOCOS酸ィ匕膜 5は、その表面を保護 するための保護膜 22によって覆われて 、る。
[0060] 第 2領域 R2には、ゲート配線層 8b及びサイドウォール 10bが層間絶縁膜 12とゲー ト酸化膜 7との間に形成されている。第 2領域 R2の平坦ィ匕膜 35は局部的に凹状に窪 んでおり、その窪みに層間絶縁膜 12を介してゲート配線層 8b及びサイドウォール 10 bが配置されている。
[0061] 第 1領域 R1には、ゲート電極 8a及びサイドウォール 10aが層間絶縁膜 12とゲート 酸ィ匕膜 7との間に形成されている。第 1領域 R1の平坦ィ匕膜 35も局部的に凹状に窪 んでおり、その窪みに層間絶縁膜 12を介してゲート電極 8a及びサイドウォール 10a が配置されている。ゲート電極 8aは、ゲート酸ィ匕膜 7を介してチャネル領域 42に対向 している。一方、サイドウォール 10aは、ゲート酸ィ匕膜 7を介して低濃度不純物領域 9 に対向している。
[0062] 層間絶縁膜 17、平坦ィ匕膜 35、層間絶縁膜 12及びゲート酸ィ匕膜 7には、各高濃度 不純物領域 11と重なる位置において、コンタクトホール 18s, 18dが貫通形成されて いる。コンタクトホール 18s, 18dには、メタル電極であるソース電極 19s及びドレイン 電極 19dがそれぞれ形成されている。
[0063] 本発明の特徴として、上記平坦ィ匕膜 35は、各第 2領域 R2の少なくとも一部の平坦 な領域に同じ厚みで形成された第 1平坦ィ匕膜 13と、各第 1平坦ィ匕膜 13の間に形成さ れた第 2平坦ィ匕膜 14とにより構成されている。第 2平坦ィ匕膜 14は、第 1平坦ィ匕膜 13 の表面に連続する平坦な表面を有して 、る。
[0064] 図 1に示すように、第 2領域 R2では、 LOCOS酸ィ匕膜 5のガラス基板 21側の表面が 平坦になっているため、その表面に直接に薄く形成されている層間絶縁膜 12のガラ ス基板 21側の表面も平坦になっている。すなわち、第 2領域 R2のゲート配線層 8b及 びサイドウォール 10b等の構造物が配置されていない領域では、層間絶縁膜 12のガ ラス基板 21側の表面が平坦になっている。そこで、第 1平坦ィ匕膜 13は、第 2領域 R2 であって LOCOS酸ィ匕膜 5に対向する平坦な領域にのみ形成されている。そのことに より、第 1平坦ィ匕膜 13のガラス基板 21側表面は、 CMP (Chemical Mechanical Polishi ng)等の研磨工程が不要となり、堆積等させることで容易且つ精度良く平坦に形成さ れる。また、第 1平坦ィ匕膜 13のガラス基板 21側表面は、上記ゲート電極 8a及びゲー ト配線層 8b等よりもガラス基板 21の近くに形成されて!、る。
[0065] 一方、第 2平坦ィ匕膜 14は、第 1領域 R1と、第 2領域 R2における少なくともゲート配 線層 8b及びサイドウォール 10b等の構造物が配置されている領域とに、それぞれ形 成されている。第 2平坦ィ匕膜 14は、各第 1領域 R1同士の間に充填されるように形成 されている。第 2平坦ィ匕膜 14のガラス基板 21側表面は、第 1平坦ィ匕膜 13のガラス基 板 21側表面と同一平面を構成している。こうして、第 2平坦ィ匕膜 14は、第 1平坦ィ匕膜 13と共に、第 1領域 R1及び第 2領域 R2の起伏を平坦化する平坦化膜 35を構成して いる。
[0066] すなわち、第 1平坦ィ匕膜 13はその全体がシリコン窒化膜により形成され、第 2平坦 化膜 14はその全体がシリコン酸ィ匕膜により形成されている。第 1平坦ィ匕膜 13におけ る基体層 1とは反対側の表面 (つまり、ガラス基板 21側の表面）は、シリコン窒化膜に より構成されている。一方、第 2平坦ィ匕膜 14における基体層 1とは反対側の表面は、 シリコン酸ィ匕膜により構成されている。
[0067] 製造方法
次に、本発明に係る半導体装置 Sの製造方法につ 、て説明する。
[0068] 本実施形態の製造方法には、溝部形成工程、 LOCOS酸ィ匕膜形成工程、イオン注 入工程、ゲート電極形成工程、ゲート配線層形成工程、活性化工程、第 1平坦ィ匕膜 形成工程、第 2平坦化膜形成工程、剥離層形成工程、導電部形成工程、平坦化工 程、貼付工程、及び分離工程が含まれる。
[0069] まず、溝部形成工程では、図 3に示すように、第 2領域 R2におけるシリコン基板 1の 表面に対し、予め溝部 36を形成する。この溝部 36の形成は、まず、図 2に示すように 、ウェハであるシリコン基板 1 (後の基体層 1に相当する）に対し、 1000°C程度の酸素 雰囲気中で高温熱処理を行うことにより、 30nm程度の厚みの熱酸化膜 2を形成する 。続いて、 CVD法等により、 200nm程度の厚みのシリコン窒化膜 3を形成する。
[0070] その後、図 3に示すように、後述の LOCOS酸ィ匕膜 5を形成するために、レジスト 4を マスクとして、上記シリコン窒化膜 3及び熱酸ィ匕膜 2のパターユングを行うと共に、シリ コン基板 1を 80nm程度エッチングすることにより溝部 36を形成する。すなわち、シリ コン基板 1の第 1領域 R1は、レジスト 4によりマスクされてエッチングされないが、シリ コン基板 1の第 2領域 R2は、エッチングされることとなる。
[0071] 次に、 LOCOS酸ィ匕膜形成工程では、図 4に示すように、溝部 36に対し、熱酸化膜 2の表面 (後に形成されるゲート酸ィ匕膜 7の表面）と同じ高さになるように、素子分離 用絶縁膜である LOCOS酸ィ匕膜 5を LOCOS法により形成する。すなわち、レジスト 4 を除去した後に、シリコン窒化膜 3をマスクとして酸素雰囲気中で高温熱処理による 熱酸化を行う。このことにより、 LOCOS酸化膜 5を 200〜500nm程度の厚みに形成 する。このとき、酸ィ匕により消費されるシリコン層 1の膜厚は LOCOS酸ィ匕膜 5の 45% 程度であるので、例えば、形成する LOCOS酸ィ匕膜 5の膜厚が 200nmであれば、上 記シリコン基板 1の溝部 36の深さが 80nmになるようにエッチング量を制御することに より、 LOCOS酸ィ匕膜 5の表面を熱酸ィ匕膜 2の表面と略同じ高さに揃えることができる
[0072] 続いて、第 1のイオン注入工程を行う。この工程では、図 5に示すように、シリコン窒 化膜 3をウエットエッチング等により除去した後、 NMOSトランジスタ 50のしきぃ値電 圧を調整するために、不純物元素 6を、後に NMOSトランジスタ 50の活性領域 40と なるシリコン基板 1の所定領域にイオン注入等により導入する。不純物元素としては、 例えばボロン元素を適用し、注入エネルギーを 10〜30KeV程度にすると共に、ドー ズ量を 1〜5 X 1012cm_2程度とする。
[0073] 次に、ゲート電極形成工程及びゲート配線層形成工程を行う。この工程では、図 6 に示すように、第 1領域 R1のゲート酸化膜 7の表面に NMOSトランジスタのゲート電 極 8aを形成すると共に、 LOCOS酸化膜 5上に、 MOSトランジスタのゲート電極 8aに 接続されるゲート配線層 8bを形成する。
[0074] すなわち、 NMOSトランジスタ形成領域 (後の活性領域 40)の上の熱酸ィ匕膜 2をゥ エツトエッチング等によりー且除去した後に、酸素雰囲気中で 1000°C程度の熱処理 を行って、シリコン基板 1の上にゲート酸ィ匕膜 7を 10〜20nm程度の厚みに形成する 。したがって、ゲート酸ィ匕膜 7及び LOCOS酸ィ匕膜 5の表面は、略同じ高さとなってい る。
[0075] 続いて、上記ゲート酸ィ匕膜 7及び LOCOS酸ィ匕膜 5の表面に対し、 CVD法等により ポリシリコンを堆積して 300nm程度の厚みに形成する。このポリシリコン層に、リン等 の N型不純物を拡散させ、又はイオン注入等により導入することにより、 N型ポリシリコ ン層とする。その後、この N型ポリシリコン層に対してフォト工程及びエッチング工程を 行うことにより、ゲート酸ィ匕膜 7上にゲート電極 8aをパターン形成する一方、 LOCOS 酸ィ匕膜 5上にゲート配線層 8bをパターン形成する。ゲート電極 8a及びゲート配線層 8bは、同時に形成される。また、ゲート酸ィ匕膜 7及び LOCOS酸ィ匕膜 5の表面が略同 じ高さであるので、ゲート電極 8a及びゲート配線層 8bの高さを互いに揃えることがで きる。
[0076] 次に、第 2のイオン注入工程を行う。この工程では、図 7に示すように、少なくとも N MOSトランジスタ形成領域 (後の活性領域 40)の上方で開口するレジスト（図示省略 )を形成した後に、ゲート電極 8aをマスクとして N型不純物をイオン注入する。このこと により、低濃度不純物領域 9を形成する。 N型不純物は、例えばリン元素とし、そのィ オン注入条件は、例えばドーズ量を 1 X 1012〜1 X 1013cm_2程度とする。
[0077] 続いて、第 3のイオン注入工程を行う。この工程では、図示省略の上記レジストを除 去した後に、第 1領域 R1及び第 2領域 R2に CVD等により SiO膜を堆積させる。そ
2
の後、図 8に示すように、異方性エッチングを行うことによって、ゲート電極 8a及びゲ ート配線層 8bの側壁部分に SiO等のサイドウォール 10a, 10bを形成する。その後、
2
少なくとも NMOSトランジスタ形成領域 (後の活性領域 40)の上方で開口するレジス ト（図示省略）を形成した後に、ゲート電極 8a及びサイドウォール 10aをマスクとして N 型不純物をイオン注入する。このことにより、高濃度不純物領域 11を形成する。
[0078] その後、活性ィ匕工程では、図 9に示すように、層間絶縁膜 12を、 lOOnm程度の厚 みでゲート電極 8a及びゲート配線層 8bを覆うように形成した後に、熱処理によってィ オン注入等によりシリコン基板 1に導入された不純物元素の活性化を行う。熱処理と しては例えば 900°Cで 10分間の処理を行う。このことにより、活性領域 40が形成され る。
[0079] 次に、第 1平坦化膜形成工程を行う。この工程では、図 10に示すように、平坦な表 面を有する第 1平坦化膜 13を、各第 2領域 R2の少なくとも一部の平坦な領域に同じ 厚みで形成する。
[0080] すなわち、まず、第 1領域 R1及び第 2領域 R2の層間絶縁膜 12の表面に、第 2絶縁 膜 52を、ゲート電極 8a及びゲート配線層 8bに対向している層間絶縁膜 12よりも高く (すなわち、ゲート電極 8aの表面の高さ以上に)堆積して形成する。その後に、第 2絶 縁膜 52を少なくとも第 1領域 R1から除去し、層間絶縁膜 12を露出させる。さらに、第 2絶縁膜 52を、第 2領域 R2の少なくともゲート配線層 8b及びサイドウォール 10bが配 置されている領域から除去する。そうして、第 2領域 R2の少なくとも一部の LOCOS 酸ィ匕膜 5に対向する平坦な領域に第 2絶縁膜 52を残し、この第 2絶縁膜 52によって 第 1平坦化膜 13を形成する。言い換えれば、第 1平坦化膜 13は第 2領域 R2に残さ れた第 2絶縁膜 52を含んでいる。第 2絶縁膜 52 (第 1平坦ィ匕膜 13)には、シリコン酸 化膜に対する選択比が大きいシリコン窒化膜を適用する。
[0081] 次に、第 2平坦化膜形成工程を行う。この工程では、図 11に示すように、第 1平坦 化膜 13の表面に連続する平坦な表面を有する第 2平坦化膜 14を、第 1平坦化膜 13 同士の間に形成する。
[0082] すなわち、まず、第 1領域 R1及び第 2領域 R2 (少なくとも第 1平坦ィ匕膜 13同士の間 )に対して第 1絶縁膜 51を第 1平坦ィ匕膜 13の表面の高さ以上に堆積して形成し、第 1平坦ィ匕膜 13を研磨ストッパーとして第 1絶縁膜 51の一部を CMP等により研磨除去 する。第 1絶縁膜 51にはシリコン酸ィ匕膜を適用する。この CMPでは、第 2絶縁膜 52 のシリコン窒化膜に対して高い選択性を得るために、酸ィ匕セリウム（CeO )を砲粒に
2 用いたスラリーを用いることが好まし!/、。
[0083] そのことにより、第 2絶縁膜 52 (シリコン窒化膜)が露出した時点で第 1絶縁膜 51の CMP研磨がストップするため、図 11に示すように、残された第 1絶縁膜 51の表面は 、第 1平坦ィ匕膜 13 (第 2絶縁膜 52)の表面に連続するように平坦化される。その結果 、上記第 1平坦ィ匕膜 13と第 2平坦ィ匕膜 14との全体により、平坦化膜 35が形成され、 ゲート電極 8aに対向する活性領域 40のシリコン基板 1表面から、第 1平坦ィ匕膜 13の 表面 (シリコン基板 1とは反対側の表面)までの距離 15を、複数の各第 1領域 R1にお V、て均一に揃えることができる。
[0084] 続いて、剥離層形成工程では、図 11に示すように、剥離用物質である水素元素を 、第 1平坦ィ匕膜 13又は第 2平坦ィ匕膜 14 (つまり平坦ィ匕膜 35)を介してシリコン基板 1 ( つまり、基体層 1)の内部にイオン注入して導入することにより、剥離層 16を形成する 。注入条件としては、例えばドーズ量を 2 X 1016〜1 X 1017cm_2とし、注入エネルギ 一を 100〜200KeV程度とする。尚、水素元素だけでなぐ他の元素を共に導入し てもよい。
[0085] このとき、ゲート電極 8aとゲート配線層 8bとを同じ高さの平面上に形成しているため 、平坦ィ匕膜 35の厚さを比較的薄くすることができ、水素注入層である剥離層 16を比 較的浅くすることができる。したがって、イオンが注入される深さのばらつきが少なぐ 平坦ィ匕膜 35の表面から一定の深さに比較的正確にイオン注入することができる。
[0086] その後、導電部形成工程では、図 12に示すように、 MOSトランジスタのソース領域 又はドレイン領域に接続される導電部であるソース電極 19s及びドレイン電極 19dを 形成する。すなわち、図 12に示すように、上記平坦ィ匕膜 35の表面に、層間絶縁膜 1 7を形成する。さらに、活性領域 40のドレイン領域及びソース領域の上方位置に、ゲ ート酸化膜 7、層間絶縁膜 12、第 1平坦ィ匕膜 13、及び層間絶縁膜 17を上下に貫通 するコンタクトホール 18d, 18sをそれぞれ形成する。次に、金属等の導電材料を堆 積させパターユングすることによって、コンタクトホール 18の内部に導電材料を充填 すると共に、ソース電極 19s及びドレイン電極 19dを形成する。
[0087] 次に、平坦ィ匕工程では、図 12に示すように、第 1領域 R1及び第 2領域 R2の層間絶 縁膜 17に対し、絶縁膜 20を堆積して形成した後に、 CMP等によりその絶縁膜 20の 表面を平坦化する。続いて、貼付工程では、平坦ィ匕膜 35に層間絶縁膜 17及び絶縁 膜 20を介してガラス基板 21を貼り付ける。すなわち、絶縁膜 20の表面を RCA洗浄 等により表面洗浄した後に、その絶縁膜 20の表面にガラス基板 21を貼り付ける。
[0088] 次に、分離工程では、シリコン基板 1に 600°C程度の熱処理を行うことにより、その シリコン基板 1の一部（つまり、剥離層 16を介して活性領域 40とは反対側の部分)を 、剥離層 16に沿って分離除去する。その結果、ガラス基板 21には、上記シリコン基 板 1の一部が基体層 1であるシリコン層 1として残ることとなり、シリコン基板 1上に形成 されていた半導体デバイス部 31が、ガラス基板 21上に移されることとなる。
[0089] その後、水素元素（つまり、剥離層 16の一部）を含むシリコン層 1の一部を、エッチ ング等により除去する。エッチングは、ドライエッチングやウエットエッチング、又はそ の両方を組み合わせることが可能である。ただし、ドライエッチングのみによると、シリ コン層 1の表面にエッチングダメージが残る恐れがあるため、ドライエッチング後に適 当なウエットエッチングを行うことが好ましい。さらに、 LOCOS酸ィ匕膜 5が露出するま でシリコン層 1をエッチングすることにより、素子分離をこの工程で同時に行う。その結 果、図 1に示すように、活性領域 40が形成されているシリコン層 1のみが第 1領域 R1 に残される。続いて、水素元素が除去されたシリコン層 1の表面を保護するために、 酸化膜等の保護膜 22を形成する。以上のようにして、半導体装置 Sを製造する。
[0090] 一実施形態 1の効果
第 1領域 R1にはゲート電極 8a等がゲート酸ィ匕膜 7の表面力も突出して形成されて いるため、第 1領域 R1は全体として起伏が大きくなつている。一方、第 2領域 R2のゲ ート配線層 8b等力LOCOS酸ィ匕膜 5の表面力も突出して形成されているため、第 2 領域 R2は、 LOCOS酸ィ匕膜 5の表面が平坦であるにも拘わらず、全体として起伏が 大きくなつている。したがって、仮に、第 1領域 R1及び第 2領域 R2の全体に絶縁膜を 堆積して CMPにより一度に平坦ィ匕しょうとすると、比較的厚い絶縁膜を第 1領域 R1 及び第 2領域 R2の全体に堆積させて、その表面の起伏をなるベく小さくする必要が ある。ところが、起伏を有する絶縁膜を CMPによって高精度に平坦ィ匕するには限界 力 Sある。さらに、絶縁膜を比較的厚く堆積すると、シリコン基板 1上の異なる各領域に おいて、その堆積した絶縁膜の平均的な厚みに差が生じ易くなる結果、 CMP後の 平坦ィ匕膜の厚みにばらつきが生じることが避けられない。
[0091] これに対し、本実施形態では、平坦ィ匕膜 35を第 1平坦ィ匕膜 13と第 2平坦ィ匕膜 14と により構成するようにし、まず第 1平坦ィ匕膜 13については、第 2領域 R2における LO COS酸ィ匕膜 5上の平坦な表面 (すなわち、ゲート配線層 8b等が形成されていない第 2領域 R2の表面）に形成するようにした。そのため、第 1領域 R1の大きな起伏に拘わ らず、ゲート電極 8a等よりも高い必要十分な比較的薄い膜厚で第 1平坦ィ匕膜 13を形 成することができる。したがって、シリコン窒化膜等の第 2絶縁膜 52を CMP研磨せず に層間絶縁膜 12の表面に堆積させるだけで、その第 2絶縁膜 52の表面を容易且つ 精度良く平坦に形成できる。し力も、第 2絶縁膜 52自体の膜厚が比較的薄ぐその厚 みに差が生じにくいため、第 1平坦ィ匕膜 13を均一且つ平坦に形成できる。
[0092] 次に、第 2平坦ィ匕膜 14は、第 1領域 R1及び第 2領域 R2に対して、シリコン酸ィ匕膜 等の第 1絶縁膜 51を第 1平坦ィ匕膜 13の表面よりも高く堆積し、その第 1絶縁膜 51の 表面側の一部を CMPにより研磨するようにした。そのため、精度良く平坦化された第 1平坦ィ匕膜 13を第 1絶縁膜 51の研磨ストッパーとして機能させることができる。その 結果、第 2平坦ィ匕膜 14を第 1平坦ィ匕膜 13の表面に連続する平坦な平面に形成でき るので、全体として、厚みが均一で且つ表面が高精度に平坦な平坦ィ匕膜 35を形成 することができる。
[0093] そうして、この平坦ィ匕膜 35を介して水素をイオン注入することにより、シリコン基板 1 における水素の注入深さのばらつきを抑制することができ、剥離層をシリコン基板 1の 所定の深さに精度良く形成することができる。その後、熱処理してシリコン基板 1の一 部を剥離層に沿って分離除去することにより、残されたシリコン基板 1の一部（つまり、 基体層 1)の厚みを、各第 1領域 R1の活性領域 40が形成されている領域において均 一にすることが可能となる。つまり、基体層 1の厚みの制御性を向上させることができ る。そのため、続いて研磨された基体層 1のチャネル領域 42の厚みを、各第 1領域 R 1にお 、て均一にすることができ、各 NMOSトランジスタ 50のしき!/、値電圧や電流電 圧特性を均一にすることができる。したがって、各半導体装置 Sの信頼性を向上させ ることができる。また、この半導体装置 Sを液晶表示装置に適用すれば、当該液晶表 示装置の表示品位を向上させることができる。
[0094] 《発明の実施形態 2》
図 13は、本発明の半導体装置 Sの実施形態 2を示す断面図である。尚、以降の各 実施形態では、図 1〜図 12と同じ部分については同じ符号を付して、その詳細な説 明を省略する。
[0095] 本実施形態では、半導体装置 Sは、ガラス基板 21に予め形成された電気素子 25 に接続されている。 [0096] 図 13に示すように、ガラス基板 21には、電気素子 25が形成されている。電気素子 25は、例えば、薄膜トランジスタ等の能動素子や、抵抗素子、容量素子及びコイル 素子等の受動素子、又は配線等により構成されている。また、ガラス基板 21には、上 記実施形態 1と略同様に、半導体デバイス部 31が形成されている。
[0097] 本実施形態では、保護膜 22が半導体デバイス部 31の全体を覆うと共に、その周り のガラス基板 21及び電気素子 25をも覆っている。半導体デバイス部 31には、ソース 電極 19sの上方位置で、層間絶縁膜 17、第 1平坦ィ匕膜 13、層間絶縁膜 12、 LOCO S酸ィ匕膜 5及び保護膜 22を上下に貫通するコンタクトホール 23が形成されている。 一方、電気素子 25の上方の保護膜 22には、その保護膜 22を貫通するコンタクトホ ール 26が形成されている。
[0098] ソース電極 19s及び電気素子 25は、メタル配線電極 24を介して互いに接続されて いる。すなわち、メタル配線電極 24は、各コンタクトホール 23, 26の内部に充填され ると共に、各コンタクトホール 23, 26の開口部同士を繋ぐようにパターン形成されて いる。そして、例えば、電気素子 25からメタル配線電極 24及びソース電極 19sを介し て、活性領域 40のソース領域 11にソース信号を供給するようになって!/、る。
[0099] 《発明の実施形態 3》
図 14〜図 18は、本発明の半導体装置 Sの実施形態 2を示す断面図である。本実 施形態では、第 1平坦ィ匕膜 13及び第 2平坦ィ匕膜 14が、それぞれ互いに異なる 2つの 絶縁膜によって構成されて ヽる点で、上記実施形態 1と異なって ヽる。
[0100] 第 1平坦ィ匕膜 13は、図 14に示すように、層間絶縁膜 17に積層された第 3絶縁膜 5 3と、第 3絶縁膜 53及び層間絶縁膜 12の間に介在された第 2絶縁膜 52とを有してい る。また、第 2絶縁膜 52の側面は第 3絶縁膜 53によって覆われている。
[0101] 第 2平坦ィ匕膜 14は、層間絶縁膜 17に積層された第 1絶縁膜 51と、第 1絶縁膜 51 又は層間絶縁膜 17と層間絶縁膜 12との間に介在された第 3絶縁膜 53とにより構成 されている。第 3絶縁膜 53は、ゲート電極 8a又はゲート配線層 8bに対向する領域に おいて、層間絶縁膜 17と層間絶縁膜 12との間に介在されている。
[0102] 上記実施形態 1の第 2絶縁膜 52はシリコン窒化膜であつたが、本実施形態の第 2 絶縁膜 52はシリコン酸ィ匕膜である点で異なっている。すなわち、第 2絶縁膜 52及び 第 1絶縁膜 51は、 LOCOS酸ィ匕膜 5と同じ材質であるシリコン酸ィ匕膜により形成され、 第 3絶縁膜 53は例えばシリコン窒化膜により形成されている。
[0103] こうして、前記第 1平坦ィ匕膜 13及び第 2平坦ィ匕膜 14によって、平坦化膜 35が形成 されており、その第 1平坦ィ匕膜 13及び第 2平坦ィ匕膜 14の活性領域 40と反対側の表 面は、連続する平坦な平面状に形成されている。また、第 1平坦化膜 13の活性領域 40と反対側の表面は、シリコン窒化膜である第 3絶縁膜 53により構成される。一方、 第 2平坦ィ匕膜 14の活性領域 40と反対側の表面は、その少なくとも一部の領域がシリ コン酸ィ匕膜である第 1絶縁膜 51により構成されている。
[0104] 製造方法
本実施形態の半導体装置 Sの製造方法では、上記実施形態 1における第 1平坦化 膜形成工程及び第 2平坦ィ匕膜形成工程の一部 (すなわち、後述の第 3絶縁膜 53を 形成する工程)を同時に行う。
[0105] まず、上記実施形態 1の活性ィ匕工程までの工程を行う。その後、第 1平坦化膜形成 工程では、図 15に示すように、平坦な表面を有する第 2絶縁膜 52を、各第 2領域 R2 の少なくとも一部の平坦な領域に同じ厚みで形成する。
[0106] すなわち、まず、第 1領域 R1及び第 2領域 R2の層間絶縁膜 12の表面全体に、シリ コン酸ィ匕膜である第 2絶縁膜 52を堆積し、ゲート電極 8a及びゲート配線層 8bに対向 している層間絶縁膜 12と同じ高さに形成する。その後、第 2絶縁膜 52を少なくとも第 1領域 R1から除去し、層間絶縁膜 12を露出させる。さらに、第 2絶縁膜 52を、第 2領 域 R2の少なくともゲート配線層 8b及びサイドウォール 10bが配置されている領域から 除去する。そうして、第 2領域 R2の少なくとも一部の LOCOS酸ィ匕膜 5に対向する平 坦な領域に、平坦な第 2絶縁膜 52を残す。
[0107] 続いて、第 2絶縁膜 52と異なる材質の第 3絶縁膜 53を、図 16に示すように、第 1領 域 R1及び第 2領域 R2の全体に薄膜状に形成し、層間絶縁膜 12及び上記第 2領域 R2に残された第 2絶縁膜 52に積層する。第 3絶縁膜 53には例えばシリコン窒化膜を 適用する。この第 3絶縁膜 53を形成する工程は、第 1平坦化膜形成工程及び第 2平 坦ィ匕膜形成工程に共通する工程となる。
[0108] 各第 2絶縁膜 52を覆っている第 3絶縁膜 53の表面は、互いに同じ高さに揃ってい る。また、ゲート電極 8a又はゲート配線層 8bに対向している第 3絶縁膜 53の表面も また、上記各第 2絶縁膜 52を覆っている第 3絶縁膜 53と同じ高さに揃っている。この ようにして、第 2領域 R2には、層間絶縁膜 12の表面に形成された第 2絶縁膜 52と、 この第 2絶縁膜 52の表面に積層された第 3絶縁膜 53とにより構成された第 1平坦ィ匕 膜 13が形成される。
[0109] その後、第 2平坦ィ匕膜形成工程では、第 1絶縁膜 51を、第 1領域 R1及び第 2領域 R2の第 3絶縁膜 53の表面全体に、シリコン酸ィ匕膜である第 1絶縁膜 51を堆積する。 その後に、第 1平坦ィ匕膜 13を研磨ストッパーとして第 1絶縁膜 51の一部を CMP等に より研磨除去する。この CMPでは、酸ィ匕セリウム (CeO )を砲粒に用いたスラリーを
2
用いる。
[0110] そのことにより、第 1平坦ィ匕膜 13の第 3絶縁膜 53 (シリコン窒化膜)が露出した時点 で第 1絶縁膜 51の CMP研磨力 Sストップするため、図 17に示すように、残された第 1 絶縁膜 51の表面は、第 1平坦ィ匕膜 13の表面 (つまり、第 3絶縁膜 53の表面)及びゲ ート電極 8a又はゲート配線層 8bに対向している第 3絶縁膜 53の表面に連続して平 坦化される。その結果、上記第 1平坦ィ匕膜 13と第 2平坦ィ匕膜 14との全体により、平坦 化膜 35が形成され、ゲート電極 8aに対向する活性領域 40のシリコン基板 1表面から 、第 1平坦ィ匕膜 13の表面 (シリコン基板 1とは反対側の表面)までの距離 15を、複数 の各第 1領域 R1にお 、て均一に揃えることができる。
[0111] 次に、剥離層形成工程を行い、平坦ィ匕膜 35を介してシリコン基板 1に剥離物質で ある水素をイオン注入する。すなわち、水素は、第 1平坦化膜 13を構成する第 3絶縁 膜 53及び第 2絶縁膜 52を通過して、シリコン基板 1の内部へ導入される。また、水素 は、第 2平坦ィ匕膜 14を構成する第 1絶縁膜 51及び第 3絶縁膜 53を通過して、シリコ ン基板 1の内部へ導入される。こうして、図 17に示すように、シリコン基板 1の内部に、 剥離層 16を平坦ィ匕膜 35の表面力も一定の深さに形成する。
[0112] 続いて、上記実施形態 1と同様に、導電部形成工程、平坦ィ匕工程、貼付工程、及 び分離工程を行うことによって、図 18に示すように、半導体装置 Sを形成する。
[0113] 一実施形態 3の効果
したがって、本実施形態によっても、上記実施形態 1と同様の効果を得ることができ る。そのことに加え、第 1平坦ィ匕膜 13及び第 2平坦ィ匕膜 14が、 LOCOS酸ィ匕膜 5と同 じ材質のシリコン酸ィ匕膜を含むようにしたので、水素をシリコン基板 1にイオン注入す る際に、その水素の注入深さを容易に制御することができる。すなわち、平面状の剥 離層 16を容易且つ精度良く形成することが可能となる。
[0114] 《発明の実施形態 4》
図 19は、本発明の半導体装置 Sの実施形態 4を示す断面図である。本実施形態の 半導体装置 Sは、上記実施形態 3と略同様の構成を有する半導体デバイス部 31が、 ガラス基板 21に予め形成された電気素子 25に接続されて ヽる。
[0115] 図 19に示すように、ガラス基板 21には、上記実施形態 2と同様の電気素子 25が形 成されている。そして、保護膜 22は、半導体デバイス部 31の全体を覆うと共に、その 周りのガラス基板 21及び電気素子 25をも覆っている。半導体デバイス部 31には、ソ ース電極 19sの上方位置で、層間絶縁膜 17、第 1平坦化膜 13 (第 3絶縁膜 53及び 第 2絶縁膜 52)、層間絶縁膜 12、 LOCOS酸ィ匕膜 5及び保護膜 22を上下に貫通す るコンタクトホール 23が形成されている。一方、電気素子 25の上方の保護膜 22には 、その保護膜 22を貫通するコンタクトホール 26が形成されている。そうして、ソース電 極 19s及び電気素子 25は、上記実施形態 2と同様に、メタル配線電極 24を介して互 いに接続されている。
[0116] 《その他の実施形態》
上記各実施形態では、 LOCOS酸ィ匕膜 5の表面がゲート酸ィ匕膜 7と同じ平面を有 するようにして、活性領域 40と素子分離領域との高さを揃える目的で、シリコン基板 1 に予め溝部 36を形成したが、本発明はこれに限らず、 LOCOS酸ィ匕膜 5を形成した 後にシリコン窒化膜 3を除去し、 LOCOS酸ィ匕膜 5を CMP研磨するようにしてもよぐ STKShallow Trench Isolation)等の方法により素子分離領域を形成してもよい。また、 このような溝部 36を形成せずに、活性領域 40と素子分離領域との高さを揃えないよ うにしてもよい。
産業上の利用可能性
[0117] 以上説明したように、本発明は、例えば液晶表示装置等に適用される半導体装置 及びその製造方法について有用であり、特に、活性領域が形成される基体層の厚み を均一化して、半導体装置の信頼性を向上させる場合に適している。

Claims

請求の範囲
[1] 基体層に活性領域が形成される複数の第 1領域と、該各第 1領域同士の間にそれ ぞれ設けられて素子分離領域が形成される第 2領域とを有する半導体装置を製造す る方法であって、
平坦な表面を有する第 1平坦化膜を、前記各第 2領域の少なくとも一部の平坦な領 域に同じ厚みで形成する第 1平坦ィ匕膜形成工程と、
前記第 1平坦ィヒ膜の表面に連続する平坦な表面を有する第 2平坦ィヒ膜を、前記第 1平坦ィ匕膜同士の間に形成する第 2平坦ィ匕膜形成工程と、
前記第 1平坦化膜又は前記第 2平坦化膜を介して前記基体層に剥離用物質をィォ ン注入して剥離層を形成する剥離層形成工程と、
前記剥離層に沿って前記基体層の一部を分離する分離工程とを備えて ヽる ことを特徴とする半導体装置の製造方法。
[2] 請求項 1において、
前記第 2平坦化膜形成工程では、少なくとも前記第 1平坦化膜同士の間に、第 1絶 縁膜を前記第 1平坦化膜の表面の高さ以上に形成し、前記第 1平坦化膜をストツバ 一として前記第 1絶縁膜の一部を研磨除去することにより、前記第 1絶縁膜の表面を 前記第 1平坦ィヒ膜の表面に連続するように平坦ィヒする
ことを特徴とする半導体装置の製造方法。
[3] 請求項 2において、
前記第 1平坦化膜形成工程では、前記第 1領域及び第 2領域に第 2絶縁膜を形成 した後に、前記第 2絶縁膜を少なくとも前記第 1領域から除去することによって、前記 第 2領域の少なくとも一部に前記第 2絶縁膜を残し、前記第 1平坦化膜を前記第 2領 域に残された第 2絶縁膜を含むように形成する
ことを特徴とする半導体装置の製造方法。
[4] 請求項 3において、
前記第 1平坦化膜形成工程では、前記第 2絶縁膜を前記第 1平坦化膜として形成 する
ことを特徴とする半導体装置の製造方法。
[5] 請求項 4において、
前記第 2絶縁膜はシリコン窒化膜であり、
前記第 1絶縁膜はシリコン酸ィ匕膜である
ことを特徴とする半導体装置の製造方法。
[6] 請求項 3において、
前記素子分離領域には、素子分離用絶縁膜が形成され、
前記第 2絶縁膜は、前記素子分離用絶縁膜と同じ材質により形成され、 前記第 1平坦化膜形成工程では、前記第 2絶縁膜と異なる材質の第 3絶縁膜を、 前記第 2領域に残された第 2絶縁膜に積層し、前記第 2絶縁膜及び前記第 3絶縁膜 を前記第 1平坦化膜として形成する
ことを特徴とする半導体装置の製造方法。
[7] 請求項 6において、
前記第 1絶縁膜及び第 2絶縁膜はシリコン酸ィヒ膜であり、
前記第 3絶縁膜はシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
[8] 請求項 1において、
前記第 1領域にゲート電極を形成するゲート電極形成工程を備え、
前記第 1平坦化膜形成工程では、前記第 1平坦化膜を前記ゲート電極の表面の高 さ以上に形成する
ことを特徴とする半導体装置の製造方法。
[9] 請求項 1において、
前記第 1平坦ィヒ膜及び第 2平坦ィヒ膜に絶縁膜を介して基板を貼り付ける貼付工程 を備え、
前記貼付工程は、前記分離工程の前に行われる
ことを特徴とする半導体装置の製造方法。
[10] 請求項 9において、
前記基板は、ガラス基板又はシリコン基板である
ことを特徴とする半導体装置の製造方法。
[11] 請求項 1において、
前記基体層は、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマ
-ゥム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、 LiNbO層、 La
3
AIO層、及び SrTiO層の何れか 1つである
3 3
ことを特徴とする半導体装置の製造方法。
[12] 請求項 1において、
前記剥離用物質は、水素及び不活性元素の少なくとも一方である
ことを特徴とする半導体装置の製造方法。
[13] 請求項 2において、
前記第 2平坦化膜形成工程では、前記第 1絶縁膜を CMP (Chemical Mechanical P olishing)により平坦化する
ことを特徴とする半導体装置の製造方法。
[14] 請求項 1において、
前記第 1領域には、 MOSトランジスタが形成されている
ことを特徴とする半導体装置の製造方法。
[15] 基体層に活性領域が形成される複数の第 1領域と、該各第 1領域同士の間にそれ ぞれ設けられて素子分離領域が形成される第 2領域とを有する半導体装置であって 前記各第 2領域の少なくとも一部の平坦な領域に同じ厚みで形成された第 1平坦 化膜と、
前記各第 1平坦化膜の間に形成され、前記第 1平坦化膜の表面に連続する平坦な 表面を有する第 2平坦化膜とを備え、
前記基体層の一部は、剥離用物質力 Sイオン注入されることにより形成された剥離層 に沿って分離されている
ことを特徴とする半導体装置。
[16] 請求項 15において、
前記第 1平坦ィ匕膜における前記基体層とは反対側の表面は、シリコン窒化膜により 構成され、 前記第 2平坦ィ匕膜における前記基体層とは反対側の表面は、シリコン酸ィ匕膜により 構成されている
ことを特徴とする半導体装置。
[17] 請求項 15において、
前記第 1平坦ィ匕膜及び第 2平坦ィ匕膜には、基板が貼り付けられている
ことを特徴とする半導体装置。
[18] 請求項 17において、
前記基板は、ガラス基板又はシリコン基板である
ことを特徴とする半導体装置。
[19] 請求項 15において、
前記基体層は、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマ -ゥム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、 LiNbO
3層、 La
AIO層、及び SrTiO層の何れか 1つである
3 3
ことを特徴とする半導体装置。
[20] 請求項 15において、
前記剥離用物質は、水素及び不活性元素の少なくとも一方である
ことを特徴とする半導体装置。
[21] 請求項 15において、
前記第 1領域には、 MOSトランジスタが形成されている
ことを特徴とする半導体装置。
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