JP2004363484A

JP2004363484A - 半導体装置およびその製造方法

Info

Publication number: JP2004363484A
Application number: JP2003162480A
Authority: JP
Inventors: Kenji Tokunaga; 謙二徳永
Original assignee: Trecenti Technologies Inc
Current assignee: Trecenti Technologies Inc
Priority date: 2003-06-06
Filing date: 2003-06-06
Publication date: 2004-12-24

Abstract

【課題】ＭＩＳＦＥＴの駆動電流を増加できる技術を提供する。
【解決手段】第１ＳＯＩ基板の主面にｎチャネル型ＭＩＳＦＥＴのチャネル領域となる半導体層４を形成し、半導体層４の上面および側面にゲート電極部材７Ａを形成した後に、半導体層４の一部にｎチャネル型ＭＩＳＦＥＴのソース、ドレインとなるｎ型半導体領域を形成し、半導体層４およびゲート電極部材７Ａを絶縁膜８で覆い、第１ＳＯＩ基板と基板１０とを絶縁膜８と基板１０の表面に形成された絶縁膜１１とを対向させて貼り合わせ、続いて第１ＳＯＩ基板の支持基板を除去し、その後、半導体層４およびゲート電極部材７Ａ上にゲート電極部材７Ａと電気的に接続するゲート電極部材１９Ａを形成する。
【選択図】図２２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、駆動電流の増加が求められるＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を有する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、基板に形成したトランジスタ集積回路上に絶縁膜を介してトランジスタ集積回路を積み重ねる三次元集積回路装置が提案されている。
【０００３】
たとえば、集積回路装置が作り込まれた第１半導体基板上に第１ＳｉＯ_２膜を堆積してから平坦化し、表面に平坦な第２ＳｉＯ_２膜を有する第２半導体基板と第１半導体基板とを第１ＳｉＯ_２膜および第２ＳｉＯ_２膜が対向するように密着して貼り合わせ、第２半導体基板の裏面から薄膜化して第２ＳｉＯ_２膜が表出した段階で停止させ、薄膜化された第２半導体基板に集積回路装置を作り込むことにより、半導体装置を高集積化する技術がある（たとえば、特許文献１参照）。
【０００４】
また、第１の半導体基板と第１の活性素子とからなる第１の構造と、第１の構造に繋がるＳＯＩ構造と第２の活性素子とからなる第２の構造とを含み、第１の活性素子は第２の活性素子よりも熱に耐える素子設計がなされている三次元積層の半導体構造を形成する技術がある（たとえば、特許文献２参照）。
【０００５】
【特許文献１】
特開平５−２２６５７８号公報
【０００６】
【特許文献２】
米国特許出願公開第ＵＳ２００２／００００６１５Ａ１号明細書
【０００７】
【発明が解決しようとする課題】
本発明者は、たとえばＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などの半導体装置を形成するＭＩＳＦＥＴの駆動電流を増加させる技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００８】
すなわち、ＭＩＳＦＥＴの駆動電流を増加させる技術としては、たとえば主面上にＳｉ_ｘＧｅ_ｙ層およびシリコン層が順次積層された半導体基板を用い、シリコン層の主面にＭＩＳＦＥＴを形成することにより、シリコン層内に誘引される歪みによって電子および正孔の移動度を向上させる技術がある。また、ＭＩＳＦＥＴのソース・ドレインとなる半導体層の表面にＣｏ_ｘＳｉ_ｙなどのシリサイド層を形成し、ソース・ドレインと電気的に接続するプラグ（配線）がそのシリサイド層と接続するようにすることにより、プラグとソース・ドレインとなる半導体層との接触抵抗を低減させる技術もある。また、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造の基板の主面上にてパターニングされた単結晶シリコン層の上面および側面に多結晶シリコン膜を成膜し、この多結晶シリコン膜をゲート電極とすることによって有効チャネル幅を増加させる技術もある。本発明者は、これらの手段を用いた場合より、さらにＭＩＳＦＥＴの駆動電流を増加させるには、ＭＩＳＦＥＴのチャネル幅を増加させる課題が存在することを見出した。
【０００９】
本発明の目的は、ＭＩＳＦＥＴの駆動電流を増加できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、基板の主面上にてパターニングされた第１のシリコン層と、第１の導電層と、第２の導電層とを有し、前記第１のシリコン層は第１の側面と、前記第１の側面と対向する第２の側面と、第３の側面と、前記第３の側面と対向する第４の側面とを有するようにパターニングされ、前記第１の導電層は第２の絶縁層を介して前記第１のシリコン層の下面、前記第１の側面および前記第２の側面と接するようにパターニングされ、前記第２の導電層は、前記第１のシリコン層の上面と接するようにパターニングされ、前記第１のシリコン層の第１の領域には第１の導電型の半導体層が形成され、前記第１の導電層および前記第２の導電層をゲート電極とし、前記半導体層をソース・ドレイン領域とするＭＩＳＦＥＴが形成されている。
【００１３】
また、本発明は、基板の主面上に形成された第１の絶縁層の主面に埋め込まれるようにパターニングされた第１のシリコン層と、前記第１のシリコン層と前記第１の絶縁層との間にて第２の絶縁層を介して形成され、パターニングされた第１の導電層と、前記第１のシリコン層の第１の領域に形成された第１の導電型の半導体層と、前記第１のシリコン層を含む前記第１の絶縁層の主面上に第３の絶縁層を介して形成され、パターニングされた第２の導電層とを有し、前記第１の導電層および前記第２の導電層をゲート電極とし、前記半導体層をソース・ドレイン領域とするＭＩＳＦＥＴを有するものである。
【００１４】
また、本発明は、
（ａ）第１の支持基板上に第４の絶縁層を介して第１のシリコン層が形成された第１のＳＯＩ基板において、前記第１のシリコン層をパターニングする工程と、
（ｂ）前記第１のシリコン層の表面に第２の絶縁層を介して第１の導電層を形成し、前記第１の導電層をパターニングする工程と、
（ｃ）前記第１のシリコン層の第１の領域に第１の導電型の不純物を導入し、半導体層を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第１のＳＯＩ基板の主面上に第１の絶縁層を形成し、前記第１の絶縁層の表面を平坦化する工程と、
（ｅ）前記第１の絶縁層に第２の支持基板の主面を対向させて前記第１のＳＯＩ基板と前記第２の支持基板とを貼り合わせた後、前記第１の支持基板および前記第４の絶縁層を除去する工程と、
（ｆ）前記（ｅ）工程後、前記第１のシリコン層を含む前記第１の絶縁層上に第３の絶縁層を介して第２の導電層を形成し、前記第２の導電層をパターニングする工程とを含み、前記第１の導電層および前記第２の導電層からＭＩＳＦＥＴのゲート電極を形成し、前記半導体層から前記ＭＩＳＦＥＴのソース・ドレイン領域を形成するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
本実施の形態の半導体装置は、たとえばｎチャネル型ＭＩＳＦＥＴを有するものである。このような本実施の形態の半導体装置の一例を図１〜図２６を用いて工程順に説明する。
【００１７】
図１は本実施の形態の半導体装置の製造工程中の要部平面図であり、図２は図１中のＡ−Ａ線に沿った断面図であり、図３は図１中のＢ−Ｂ線に沿った断面図である。
【００１８】
まず、第１ＳＯＩ基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。第１ＳＯＩ基板１は、たとえば貼り合わせ技術またはＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）技術によって形成され、支持基板（第１の支持基板）２上に絶縁膜（第４の絶縁層）３を介して半導体層４が形成された構造をなしている。たとえば、支持基板２および半導体層（第１のシリコン層）４は単結晶シリコンから形成され、絶縁膜３は酸化シリコンから形成されている。また、たとえば、支持基板２の厚さは５００〜８００μｍ程度、絶縁膜３の厚さは１００〜３００ｎｍ程度、半導体層４の厚さは１０〜２００ｎｍ程度である。また、半導体層４の表面は平坦化されており、その平均表面粗さは±１ｎｍ程度以下である。
【００１９】
次に、図４〜図６に示すように、半導体層４上にレジストパターン（図示は省略）を形成した後、それをエッチングマスクとして、そこから露出する半導体層４をエッチングによって除去する。続いて、レジストパターンを除去した後、第１ＳＯＩ基板１に熱処理を施し、加工された半導体層４の表面にゲート絶縁膜（第２の絶縁層）５を形成する。続いて、ゲート絶縁膜５の上層にレジストパターン（図示は省略）を形成した後、それをエッチングマスクとして、そこから露出する絶縁膜３をエッチングによって除去することにより、位置合わせマーク形成領域ＭＡに平面リング状の２重の溝（位置合わせマーク）６を形成する。
【００２０】
次に、図７〜図９に示すように、ゲート絶縁膜５の上層に厚さ数ｎｍ〜数十ｎｍ程度の低抵抗な導体膜７として、たとえば多結晶シリコン膜を堆積する。続いて、その上にレジストパターン（図示は省略）を形成し、それをエッチングマスクとして、そこから露出する導体膜７をエッチングによって除去することにより、ゲート電極部材（第１の導電層）７Ａを形成する。なお、位置合わせマーク形成領域ＭＡの２重の溝６の内部にも導体膜７が埋め込まれる。続いて、導体膜７の除去により露出した領域（第１の領域）ＦＬＤの半導体層４にｎ型（第１の導電型）の導電型を有する不純物、たとえばヒ素またはリンを導入してｎ型半導体領域（第１の導電型の半導体層（ソース、ドレイン））４Ａ、４Ｂを形成する。半導体層４のうち、ゲート絶縁膜５下の不純物が導入されていない領域は、チャネル領域となる。なおこのチャネル領域にｎチャネルＭＩＳＦＥＴのしきい値を調整するための不純物をイオン注入してもよい。
【００２１】
次に、図１０および図１１に示すように、ゲート電極部材７Ａの上層に、たとえば酸化シリコンからなる絶縁膜（第１の絶縁層）８をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等によって堆積した後、その絶縁膜８の表面をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により研磨して平坦化する。
【００２２】
次に、図１２および図１３に示すように、支持基板２に軽元素、たとえば水素またはヘリウムをイオン注入して、支持基板２の表面から１μｍ程度の深さの箇所にダメージ層９を形成する。軽元素に水素を用いた場合のイオン注入条件は、注入エネルギーを１２０ｋｅＶ程度とし、ドーズ量を６×１０^１６ｃｍ^−２程度とすることを例示することができる。
【００２３】
次に、図１４および図１５に示すように、たとえば単結晶シリコンからなる基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１０を準備する。基板（第２の支持基板）１０は、たとえば厚さが５００〜８００μｍ程度であり、この基板１０の主面には、たとえば熱酸化法によって成膜された酸化シリコン膜からなる絶縁膜１１が形成されている。続いて、第１ＳＯＩ基板１に形成した絶縁膜８に、基板１０に形成した絶縁膜１１が対向するように、第１ＳＯＩ基板１と基板１０とを密着させて第１ＳＯＩ基板１と基板１０とを貼り合わせる。
【００２４】
続いて、支持基板２に、たとえば６００℃程度の温度で３分程度の熱処理を施す。この熱処理により支持基板２の結晶の再配列および微小気泡の圧力作用により、支持基板２はダメージ層９で分離して、１μｍ程度の厚さを残して支持基板２の一部が剥がれる。その後、貼り合わせ強度を向上させるための熱処理を、たとえば９００℃程度の温度で行う。これにより、基板１０は、本実施の形態の半導体装置の支持基板となる。また、各部材の上下が反転して、チャネル領域となる半導体層４よりも下層にゲート電極部材７Ａが位置する。なお絶縁膜１１を形成せずに、第１ＳＯＩ基板１に形成した絶縁膜８と基板１０とを対向させて第１ＳＯＩ基板１と基板１０とを貼り合わせてもよい。
【００２５】
次に、図１６および図１７に示すように、第１ＳＯＩ基板１の支持基板２を裏面側から、たとばＣＭＰ法により研磨して、第１ＳＯＩ基板１から支持基板２を除去する（以下、支持基板２が除去された第１ＳＯＩ基板１を第１ＳＯＩ基板１Ａと記す）。支持基板２の厚さは１μｍ程度となっているので、ダメージ層９（図１２および図１３参照）での分離によって支持基板２の一部を剥離させることなく支持基板２を全てＣＭＰ法で研磨除去する場合と比べて、ＣＭＰ工程に要する時間を著しく短くすることができる。続いて、溝６（図７参照）の内部の導体膜７（図８参照）を、たとえばドライエッチングによって除去し、その後、酸化膜エッチングにより位置決めマークのパターン付けをする。その後、図１８および図１９に示すように、絶縁膜３をエッチングにより除去する。
【００２６】
次に、図２０および図２１に示すように、熱処理によって、ゲート電極部材７Ａおよび半導体層４の表面にゲート絶縁膜（第３の絶縁層）１８を形成する。続いて、ゲート絶縁膜１８の上層にレジストパターン（図示は省略）を形成した後、それをマスクとしてゲート絶縁膜１８をエッチングすることにより、ゲート電極部材７Ａ上のゲート絶縁膜１８の一部を除去する。続いて、たとえばゲート絶縁膜１８の上層に厚さ数ｎｍ〜数十ｎｍ程度の多結晶シリコン膜１９を堆積する。
【００２７】
次に、図２２および図２３に示すように、レジストパターン（図示は省略）をマスクとしたドライエッチングによって多結晶シリコン膜１９をパターニングし、ゲート電極部材７Ａと電気的に接続するゲート電極部材（第２の導電層）１９Ａを形成する。ここまでの工程により、半導体層４のＢ−Ｂ線方向（たとえば図７参照）に延在する側面（第１の側面、第２の側面）および下面にゲート絶縁膜５を介して接するゲート電極部材７Ａと、半導体層４の上面にゲート絶縁膜１８を介して接するゲート電極部材１９Ａとをゲート電極とし、ｎ型半導体領域４Ａ、４Ｂをソース、ドレインとするｎチャネル型ＭＩＳＦＥＴを形成することができる。このｎチャネル型ＭＩＳＦＥＴのゲート電極のゲート長は、５μｍ程度以下とすることを例示することができる。このようにして形成した本実施の形態のＭＩＳＦＥＴによれば、たとえば基板上に堆積した多結晶シリコン膜をパターニングすることで形成されたゲート電極を有するＭＩＳＦＥＴ（以降、比較例のＭＩＳＦＥＴという）に比べて、平面におけるＭＩＳＦＥＴの形成領域の増大を防ぎつつ、有効チャネル幅を大幅に増加することができる。それにより、本実施の形態のＭＩＳＦＥＴが形成された半導体チップの面積の増大を防ぎつつ、そのＭＩＳＦＥＴの駆動電流を増加することができる。
【００２８】
ところで、ＭＩＳＦＥＴのサブスレッショルド特性は、ゲート容量と寄生容量との相対的大きさで決定され、ゲート容量が寄生容量より大きくなるに従ってサブスレッショルド特性を良好にすることができる。上記の本実施の形態のＭＩＳＦＥＴは、絶縁膜８に埋め込まれるように形成されていることから、ドレインと基板１０との間の寄生容量を小さくすることができる。また、ゲート電極（ゲート電極部材７Ａ、１９Ａ）がチャネル領域となる半導体層４を４面で取り囲むように形成されているので、前述の比較例のＭＩＳＦＥＴに比べてゲート容量を向上することができる。その結果、図２４に示すように、ゲート電圧をＶ_ＧＳとし、ドレイン電流をＩ_ＤＳとすると、サブスレッショルド領域における本実施の形態のＭＩＳＦＥＴのサブスレッショルド電流（Ｉ_ＤＳ）の傾きは、比較例のＭＩＳＦＥＴのサブスレッショルド電流（Ｉ_ＤＳ）の傾きに比べて急峻なものにすることができる。すなわち、本実施の形態のＭＩＳＦＥＴによれば、ＭＩＳＦＥＴのスイッチング特性を向上することが可能となる。
【００２９】
次に、図２５および図２６に示すように、ゲート電極部材１９Ａおよび絶縁膜８の上層に、たとえばＣＶＤ法によって酸化シリコン膜を堆積することによって絶縁膜２０を形成する。続いて、その絶縁膜２０の表面を、たとえばＣＭＰ法により研磨して、平坦化する。
【００３０】
続いて、絶縁膜２０の上層にレジストパターン（図示は省略）を形成した後、それをエッチングマスクとしたエッチングにより絶縁膜２０を加工し、ゲート電極部材１９Ａおよびｎチャネル型ＭＩＳＦＥＴのソース、ドレインとなるｎ型半導体領域４Ａ、４Ｂに達する接続孔２１を形成する。
【００３１】
続いて、絶縁膜２０の上層に、接続孔２１の内部を含んで金属膜、たとえばタングステン膜をスパッタリング法またはＣＶＤ法等により堆積した後、これを接続孔２１内のみに残るようにＣＭＰ法によって研磨することにより、接続孔２１内にプラグ２２を形成する。
【００３２】
続いて、プラグ２２の上層に、たとえば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスタッパリング法等によって堆積した後、これをレジストパターン（図示は省略）をマスクとして加工することにより、プラグ２２に接する配線２３を形成し、本実施の形態の半導体装置を製造する。なお、プラグ２２および配線２３を形成した工程と同様の工程を繰り返すことにより、さらに多層に配線を形成してもよい。
【００３３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３４】
たとえば、前記実施の形態においては、ｎ型の導電型を有する不純物を導入することによってｎ型のソース、ドレインを有するｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｐ型の導電型を有する不純物（たとえばＢ（ホウ素））を導入することによってｐ型のソース、ドレインを有するｐチャネル型ＭＩＳＦＥＴを形成してもよい。
【００３５】
また、前記実施の形態においては、半導体層をシリコン層で形成した場合について説明したが、Ｇｅ（ゲルマニウム）層またはＧａＡｓ（ガリウムヒ素）層等の半導体層で形成してもよい。
【００３６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）ＭＩＳＦＥＴの有効チャネル幅を増加することができるので、ＭＩＳＦＥＴの駆動電流を増加することができる。
（２）ＭＩＳＦＥＴのゲート容量を寄生容量より相対的に大きし、サブスレッショルド特性を改善できるので、ＭＩＳＦＥＴのスイッチング特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部平面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図４】図１に続く半導体装置の製造工程中の要部平面図である。
【図５】図２に続く半導体装置の製造工程中の要部断面図である。
【図６】図３に続く半導体装置の製造工程中の要部断面図である。
【図７】図４に続く半導体装置の製造工程中の要部平面図である。
【図８】図５に続く半導体装置の製造工程中の要部断面図である。
【図９】図６に続く半導体装置の製造工程中の要部断面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２４】本発明の一実施の形態である半導体装置が有するＭＩＳＦＥＴサブスレッショルド特性と、他のＭＩＳＦＥＴのサブスレッショルド特性との比較を示した説明図である。
【図２５】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
１、１Ａ第１ＳＯＩ基板
２支持基板（第１の支持基板）
３絶縁膜（第４の絶縁層）
４半導体層（第１のシリコン層）
４Ａ、４Ｂｎ型半導体領域（第１の導電型の半導体層（ソース、ドレイン））
５ゲート絶縁膜（第２の絶縁層）
６溝（位置合わせマーク）
７導体膜
７Ａゲート電極部材（第１の導電層）
８絶縁膜（第１の絶縁層）
９ダメージ層
１０基板（第２の支持基板）
１１絶縁膜
１８ゲート絶縁膜（第３の絶縁層）
１９多結晶シリコン膜
１９Ａゲート電極部材（第２の導電層）
２０絶縁膜
２１接続孔
２２プラグ
２３配線
ＦＬＤ領域（第１の領域）
ＭＡ位置合わせマーク形成領域

Claims

基板の主面上にてパターニングされた第１のシリコン層と、第１の導電層と、第２の導電層とを有する半導体装置であって、前記第１のシリコン層は第１の側面と、前記第１の側面と対向する第２の側面と、第３の側面と、前記第３の側面と対向する第４の側面とを有するようにパターニングされ、前記第１の導電層は第２の絶縁層を介して前記第１のシリコン層の下面、前記第１の側面および前記第２の側面と接するようにパターニングされ、前記第２の導電層は、前記第１のシリコン層の上面と接するようにパターニングされ、前記第１のシリコン層の第１の領域には第１の導電型の半導体層が形成され、前記第１の導電層および前記第２の導電層をゲート電極とし、前記半導体層をソース・ドレイン領域とするＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
基板の主面上に形成された第１の絶縁層の主面に埋め込まれるようにパターニングされた第１のシリコン層と、前記第１のシリコン層と前記第１の絶縁層との間にて第２の絶縁層を介して形成され、パターニングされた第１の導電層と、前記第１のシリコン層の第１の領域に形成された第１の導電型の半導体層と、前記第１のシリコン層を含む前記第１の絶縁層の主面上に第３の絶縁層を介して形成され、パターニングされた第２の導電層とを有する半導体装置であって、前記第１の導電層および前記第２の導電層をゲート電極とし、前記半導体層をソース・ドレイン領域とするＭＩＳＦＥＴを有することを特徴とする半導体装置。
基板の主面上に形成された第１の絶縁層の主面に埋め込まれるようにパターニングされた第１のシリコン層と、前記第１のシリコン層と前記第１の絶縁層との間にて第２の絶縁層を介して形成され、パターニングされた第１の導電層と、前記第１のシリコン層の第１の領域に形成された第１の導電型の半導体層と、前記第１のシリコン層を含む前記第１の絶縁層の主面上に第３の絶縁層を介して形成され、パターニングされた第２の導電層とを有する半導体装置であって、前記第１の導電層および前記第２の導電層をゲート電極とし、前記半導体層をソース・ドレイン領域とするＭＩＳＦＥＴを有し、前記第１のシリコン層の一部を前記ＭＩＳＦＥＴのチャネル領域とすることを特徴とする半導体装置。
（ａ）第１の支持基板上に第４の絶縁層を介して第１のシリコン層が形成された第１のＳＯＩ基板において、前記第１のシリコン層をパターニングする工程、
（ｂ）前記第１のシリコン層の表面に第２の絶縁層を介して第１の導電層を形成し、前記第１の導電層をパターニングする工程、
（ｃ）前記第１のシリコン層の第１の領域に第１の導電型の不純物を導入し、半導体層を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１のＳＯＩ基板の主面上に第１の絶縁層を形成し、前記第１の絶縁層の表面を平坦化する工程、
（ｅ）前記第１の絶縁層に第２の支持基板の主面を対向させて前記第１のＳＯＩ基板と前記第２の支持基板とを貼り合わせた後、前記第１の支持基板および前記第４の絶縁層を除去する工程、
（ｆ）前記（ｅ）工程後、前記第１のシリコン層を含む前記第１の絶縁層上に第３の絶縁層を介して第２の導電層を形成し、前記第２の導電層をパターニングする工程、
を含み、前記第１の導電層および前記第２の導電層からＭＩＳＦＥＴのゲート電極を形成し、前記半導体層から前記ＭＩＳＦＥＴのソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
（ａ）第１の支持基板上に第４の絶縁層を介して第１のシリコン層が形成された第１のＳＯＩ基板において、前記第１のシリコン層をパターニングする工程、
（ｂ）前記第１のシリコン層の表面に第２の絶縁層を介して第１の導電層を形成し、前記第１の導電層をパターニングする工程、
（ｃ）前記第１のシリコン層の第１の領域に第１の導電型の不純物を導入し、半導体層を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１のＳＯＩ基板の主面上に第１の絶縁層を形成し、前記第１の絶縁層の表面を平坦化する工程、
（ｅ）前記第１の絶縁層に第２の支持基板の主面を対向させて前記第１のＳＯＩ基板と前記第２の支持基板とを貼り合わせた後、前記第１の支持基板および前記第４の絶縁層を除去する工程、
（ｆ）前記（ｅ）工程後、前記第１のシリコン層を含む前記第１の絶縁層上に第３の絶縁層を介して第２の導電層を形成し、前記第２の導電層をパターニングする工程、
を含み、前記第１の導電層および前記第２の導電層からＭＩＳＦＥＴのゲート電極を形成し、前記半導体層から前記ＭＩＳＦＥＴのソース・ドレイン領域を形成し、前記第１のシリコン層の一部から前記ＭＩＳＦＥＴのチャネル領域を形成することを特徴とする半導体装置の製造方法。