CN101421837B - 在支撑衬底上通过外延获得的非晶材料中制造包括至少一个薄层的结构的方法和根据该方法获得的结构 - Google Patents
在支撑衬底上通过外延获得的非晶材料中制造包括至少一个薄层的结构的方法和根据该方法获得的结构 Download PDFInfo
- Publication number
- CN101421837B CN101421837B CN2007800089418A CN200780008941A CN101421837B CN 101421837 B CN101421837 B CN 101421837B CN 2007800089418 A CN2007800089418 A CN 2007800089418A CN 200780008941 A CN200780008941 A CN 200780008941A CN 101421837 B CN101421837 B CN 101421837B
- Authority
- CN
- China
- Prior art keywords
- layer
- intermediate structure
- amorphous layer
- substrate
- amorphous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 118
- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000000463 material Substances 0.000 title claims abstract description 39
- 238000000407 epitaxy Methods 0.000 title 1
- 230000007547 defect Effects 0.000 claims abstract description 53
- 239000013078 crystal Substances 0.000 claims description 107
- 238000002347 injection Methods 0.000 claims description 22
- 239000007924 injection Substances 0.000 claims description 22
- 230000003313 weakening effect Effects 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 238000002425 crystallisation Methods 0.000 claims description 16
- 230000008025 crystallization Effects 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 15
- 239000000956 alloy Substances 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 2
- 230000002045 lasting effect Effects 0.000 claims 2
- 239000002019 doping agent Substances 0.000 description 24
- 238000000137 annealing Methods 0.000 description 20
- 229940090044 injection Drugs 0.000 description 20
- 238000001953 recrystallisation Methods 0.000 description 16
- 239000010703 silicon Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000001257 hydrogen Substances 0.000 description 13
- 229910052739 hydrogen Inorganic materials 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- 230000002950 deficient Effects 0.000 description 11
- 229910052734 helium Inorganic materials 0.000 description 11
- 239000001307 helium Substances 0.000 description 11
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 11
- 230000009467 reduction Effects 0.000 description 11
- 125000004429 atom Chemical group 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 238000005498 polishing Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 238000000348 solid-phase epitaxy Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 241000894007 species Species 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 102100028717 Cytosolic 5'-nucleotidase 3A Human genes 0.000 description 1
- 241000219745 Lupinus Species 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000012190 activator Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005713 exacerbation Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明涉及一种在支撑衬底上制造包括至少一个薄层的结构的方法，其特别在于它至少包括以下步骤：从所述的支撑衬底形成所谓的包括非晶体层、包含点缺陷并紧邻位于所述的非晶体层下面的第一晶体层、位于中间结构下部分的第二晶体层的中间结构；结合接收衬底到所述的中间结构上部面上；去除中间结构的形成有点缺陷的层使得非晶体层形成中间结构的上部面。本发明的另一目的涉及在支撑衬底上非晶体材料中包括至少一个薄层的衬底，其特别在于它包括接收衬底、中央晶体层和非晶体层，所述的接收衬底、晶体层和非晶体层没有任何EOR型点缺陷。
Description
技术领域
本发明涉及一种在支撑衬底上通过所谓的固相外延(SPE)获得的非晶材料中制造包括至少一个薄层的结构的方法。
本发明也涉及通过该方法获得的结构。
本发明的一个非限定性的应用涉及制造半导体衬底，其上部层被掺杂例如用于形成CMOS(互补金属氧化物半导体)元件，例如晶体管。
背景技术
在这方面，特别是微电子领域，可以尝试降低用于制作电子元件的衬底层的电阻。通过增加载流子的浓度可以显著地降低电阻。
载流子浓度的增加，其主要步骤如图1示意性所示，是通过对如图1a所示通常采用硅制成的衬底1采用传统的方法通过注入掺杂物质2(参考图1b)掺杂来获得的。例如，典型地执行注入的掺杂物质例如磷或硼。参考图1c，根据这种已知的方法得到的衬底因此包括上部掺杂区3和下部晶体区4。
然而，掺杂物质具有限制的溶解度，对应着在支撑衬底里可能产生的载流子的最大浓度。
因此如能够对衬底的掺杂超过级别在1e20at/cm3的标准溶解度限制是很有优势的。
为了这个目的，应用所谓的固相外延(SPE)也是众所周知的，其主要步骤如图2示意性所示。
图2中显示了用于处理典型为硅的支撑衬底10的固相外延。
在第一步骤(图2b)期间，为了在支撑衬底10中生成上部非晶体层12，例如硅的原子物质11从支撑衬底的上部面注入，如图2c所示。
因此，注入原子物质后，衬底包括下部晶体层13和上部非晶体层12。
注意到该注入物质11在非晶体层12的下面也立即产生区域15，该区域的间隙位置里包括一些原子物质(例如硅)，但是该区域15的结构没有被描述为《非晶体》。
在第二可选择的步骤中，参考图2d和图2e，在非晶体层12中注入掺杂物质14例如磷或硼。
接下来，参考图2f，经过前面的可选择的注入掺杂物质步骤后，进行低温再结晶退火，然后注入非晶体层12的掺杂物质14被激活使得掺杂物质14在层12中大比例地进入置换位置
经过低温再结晶退火，意味着在550℃至650℃之间的温度进行热处理，其允许从衬底10的晶体层13进行非晶体层12的再结晶，该层13起着仔晶层的作用。
采用这种技术，由此可以在支撑衬底10中激活杂质超过其限制的溶解度。应注意到，在硅的情况下，大多数目前的掺杂物在温度从800℃到1150℃其限制的溶解度在1e18到1.5e20at/cm3区间变化。随着掺杂物溶解度的增加，支撑衬底10中的载流子浓度增加，这将导致衬底上的电子元件的源/漏电阻降低，因此降低了该元件的功耗。
然而，这种技术也有缺点，实际上，在再结晶退火结束时在紧邻位于再结晶层12的下面区域15中产生末端(EOR)型缺陷。
这些EOR缺陷是因为结晶缺陷产生的，其在非晶化步骤中出现并在再结晶步骤中发展。
这些EOR缺陷严重恶化了电气性能，特别是衬底10的载流子迁移率，从而使得这些衬底不适合用来制作电子元件。
因此，如果SPE型方法真的允许增加衬底中的杂质的限制溶解度，则它们具有某些限制。
发明内容
本发明的目的就是给出克服这些限制的可能性。
为了该目的和根据本发明，提出了在接收衬底上制造包括至少一个薄层的最终衬底的方法，其特征在于它至少包括以下步骤：
从支撑衬底形成所谓的中间结构包括：非晶体层，其中中间层具有上部面，以及通过在所述支撑衬底中从上部面进行受控的物质注入而得到非晶层，第一晶体层，因为所述受控的物质注入第一晶体层包含引起末端型点缺陷的间隙Si原子的点缺陷并紧邻位于所述的非晶体层下面，位于中间结构的下部分的第二晶体层，
结合接收衬底到所述的中间结构的上部面上，
去除形成有末端型点缺陷的中间结构的第一晶体层和第二晶体层，使得所述的非晶体层形成被结合和部分去除的中间结构的上部层
根据本发明中的方法得到的结构允许衬底掺杂超过掺杂物的限制溶解度。此外，掺杂的衬底不包括任何点缺陷。
通过沉积外延的晶体层伴随全部或部分非晶化该层，或者甚至例如通过沉积非晶体层，在中间结构的表面或在中间结构上形成非晶体层。
可替代地，非晶体层可能在中间结构中构成，以形成上部层，所谓的中间结构的表面非晶体层。
根据另一个替代，非晶体层在中间结构中构成以形成埋入层，所谓的埋入非晶体层，紧邻位于中间结构上部分的第三晶体层的下面。
优选地，通过注入物质到所述的支撑衬底获得非晶体层。
在结合接收衬底的步骤之前，它包括通过所述的中间结构的上部面注入物质来掺杂非晶体层的步骤。
在形成非晶体层的步骤和去除中间结构的形成有点缺陷的层的步骤之后，并且在结合接收衬底的步骤之前，它包括通过注入物质掺杂非晶体层的步骤。
通过采用再结晶所述的非晶体层的热处理来激活注入到非晶体层的掺杂物。
所述的热处理在550℃至650℃之间进行，持续一到两小时。
优选地通过在中间结构中生成弱化区和接着施加应力来获得实现去除中间结构的形成有点缺陷的层的步骤。
在形成非晶体层期间，去除中间结构的形成有点缺陷的层的步骤根据下列步骤执行：
-通过中间结构的上部层注入离子或气体物质以在中间结构中形成埋入的弱化区，
-在弱化区形成裂缝，导致中间结构的上部层的分离。
此外，提出了一种结构，即在支撑衬底上的非晶体材料中包括至少一个薄层的衬底，其特别在于它包括接收衬底，中央晶体层和非晶体层，所述的接收衬底，晶体层和非晶体层没有任何EOR型的点缺陷。
同时也提出了一种结构，即包括至少一个接收衬底和没有任何EOR型点缺陷的上部掺杂晶体层的衬底，其特别在于所述的掺杂晶体层的掺杂浓度大于或等于1e20at/cm3。
附图说明
本发明的其它优点和特征从参考附图作为根据本发明方法的非限制性例子给出的下列几个替代实施例的描述中将变得更明显，其中除了已经参考本领域现状评述的图1和图2之外：
-图3是根据本发明制造衬底的方法主要步骤的示意图，
-图4是根据本发明制造衬底的方法的第一替代实施例的主要步骤的示意图，
-图5是根据本发明制造衬底的方法的第二替代实施例的主要步骤的示意图，
-图6是根据本发明制造衬底的方法的第三替代实施例的主要步骤的示意图，
-图7是不同注入能量的SiGe系统的剂量/深度图，
-图8是描述注入物质的浓度对应在衬底中的深度的示图。
我们将以可能被构思的几个替代实施例来描述本发明的优选实施例。
具体实施方式
具有埋入非晶体层和通过注入弱化去除点缺陷的替代实施例
参考图3，根据本发明的优选实施例，该方法包括从衬底32(图3a)的上部面注入物质31(图3b)的步骤，以形成埋入非晶体层33，参考图3c。
衬底32例如有沿着水平方向延伸的一般的光盘形状，。此外，在下文中，通过上部面，即衬底32的顶部意味着接收第一注入物质31的面。
衬底32是半导体材料例如硅。
物质31可以例如为Si。
为了获得埋入层33，控制注入参数，以在衬底32的表面保留区域34，使得区域34的结晶度没有受到注入物质31的改变。
形成埋入非晶体层33后，支撑衬底31具有所谓的中间结构32’，参考图3c，包括保持为晶体的上部层34，位于上部晶体层34下面的埋入非晶体层33，包含晶体点缺陷的紧邻位于埋入非晶体层34下面的中央晶体层35和下部晶体层36。这些点缺陷是间隙Si原子，它们对应着图2c-2e的层15的缺陷，它们是EOR型点缺陷的起因。
可选择地，参考图3d，掺杂物质37例如硼和/或磷通过中间结构32’的上部面局部或者全面地注入到非晶体层33。
根据《Kluwer Academic Publishers》出版的Jean-Pierre Colinge的《Silicon-on-Insulator Technology：Materials to VLSI，2nd Edition》中50和51页所描述的Smart CutTM方法，离子和/或气体物质38接着通过衬底的上部面被注入以在衬底中形成埋入弱化区39，如图3e中虚线所示。
区域39位于靠近层35的点缺陷处，在非晶化期间形成。
该弱化区39在层36中形成，靠近层35，和如同以后看到的，允许层36的部分分离。
该弱化注入步骤优选地采用注入(单独注入氢，单独注入氦......)，至少两种不同的原子物质的共同注入，例如氢和氦，先后被注入，氦一般优选地在氢之前注入。
在这个实施例中将看到，选择所述的物质注入的参数以在中间结构32’的点缺陷35下面形成弱化区39。
然而，可以选择弱化注入参数使得弱化区39位于点缺陷35水平处。
接下来，参考图3f，通过任何合适的方法将接收衬底40结合在中间结构32’的上部晶体层34上。
在下文中，为了组装它们，结合意味着紧密地接触接收衬底40到 中间结构32’上。结合可以根据不同的方法来获得：
-直接接触例如Si半导体材料的接收衬底40的表面和中间结构32’的表面，
-为在中间结构32’的表面上生成连接层，形成非晶体材料层和/或为在接收衬底40的表面上生成第二连接层形成非晶体材料层，并接触中间结构32’和接收衬底40各自的连接层的表面，
-在至少中间结构32’和/或接收衬底40的表面上形成结合界面，
-结合后面的两种方法。
此外，当结合接收衬底40到中间结构32’的面上时，为了增强结合并在需要时允许在低温下转换，根据本发明的方法包括等离子激活步骤。
参考图3g，中间结构32’的晶体层36根据Smart CutTM方法，通过热处理和/或施加应力在弱化区39处分离。
接着进行打磨中间结构32’剩下的晶体层的上部表面，例如，通过化学机械平坦化(CMP)型方法，直到非晶体层33形成中间结构32’的上部层，从而除去富晶体缺陷区域35。
参考图3h，得到第一最终衬底，包括下部接收衬底40，中央晶体层34和上部掺杂非晶体层33。
可选择地，如果没有执行掺杂步骤和如果目的是获得最终高度掺杂的晶体结构，例如硼和/或磷的掺杂物质37’被注入非晶体层33。
通过再结晶退火，在掺杂非晶体层33的步骤后执行，或立即在形成所述的非晶体层33后或在获得第一最终衬底后，参考图3i，非晶体层33将从晶体层34再结晶，晶体层34起着仔晶层的作用。在再结晶退火期间，最初注入在非晶体层33中的掺杂物质将被激活。
用于再结晶和激活掺杂物质的退火包括在550℃至650℃区间持续一到两个小时的低温热处理。可以看到执行再结晶退火没有任何末端(EOR)型点缺陷的形成，点缺陷已经在前面的CMP型打磨步骤去除掉。
因此获得的衬底，如图3i所示，一方面包括下部接收衬底40，另一方面包括没有任何EOR型点缺陷和杂质浓度大于或等于1e20at/cm3的上部掺杂晶体层41。
这种衬底可以接收CMOS元件，例如晶体管。
在该特殊实施例中，接收衬底40结合到中间结构32’的上部面上。
具有表面非晶体层和通过注入弱化去除点缺陷的替代实施例
根据本发明的另外一个实施例，参考图4，为了形成表面非晶体层53，该方法包括从衬底20(图4a)的上部面注入物质51(图4b)的步骤，参考图4c。
衬底52是如前面所述的半导体材料，例如硅。
和物质51可以例如为Si。
为了得到表面非晶体层53，控制注入参数，以在深度方向保留区域56，其结晶度没有受到注入物质51的改变。
注意到非晶体层53也可以直接沉积到衬底52上。
在形成表面非晶体层53后，支撑衬底52具有所谓的中间结构52’，参考图4c，包括上部表面非晶体层53，包含点缺陷的中央晶体层55和下部晶体层56。这些点缺陷是间隙Si原子；它们对应图2c-2e的层15的缺陷。
参考图4d，掺杂物质57例如硼和/或磷，通过原子结构52’的上部面局部或者全面注入表面非晶体层53。
中间结构52’包括上部掺杂表面非晶体层53、包含点缺陷的中央晶体层55和下部晶体层56。
通过再结晶退火，参考图4f，掺杂表面非晶体层53从起着仔晶层作用的晶体层56再结晶。在再结晶退火期间，最初注入在表面非晶体层53中的掺杂物质将也被激活。
用于再结晶和激活掺杂物质的退火是在550℃至650℃区间持续一到两个小时的低温热处理。
因此获得的衬底，如图4g所示，包括上部掺杂晶体层57、包含点缺陷的中央晶体层55和下部晶体层56。
根据《Kluwer Academic Publishers》出版的Jean-Pierre Colinge的《Silicon-on-Insulator Technology：Materials to VLSI，2nd Edition》中50和51页所描述的Smart CutTM方法，离子和/或气体物质58接着通过衬 底上部面被注入以在衬底的掺杂晶体层57中形成埋入弱化区59，如图4g所示。
区域59位于靠近层55的点缺陷处，在非晶化期间形成。
弱化区59在层57中形成，靠近层55，和如同以后所看到的，允许层56的部分分离。
该弱化注入步骤优选地采用注入(单独注入氢，单独注入氦)，至少包括两种不同原子物质的共同注入，例如氢和氦先后被注入，氦优选地在氢前被注入。
注意到在本实施例中，选择所述的物质注入的参数，以在中间结构52’的点缺55陷上形成弱化区59。
参考图4h，接收衬底60通过任何合适的方法结合到中间结构52’的上部掺杂晶体层57上。
参考图4i，中间结构52’的晶体层56和包含点缺陷的层55根据Smart CutTM方法，采用热处理和/或施加应力在弱化区59分离。
接下来进行用于修整掺杂晶体层57的上部面的处理。
参考图4i，最终获得的衬底由下部接收衬底60和上部掺杂晶体层57构成。
注意到，在根据本发明方法的该替换实施例中，允许通过直接硅结合(DSB)形成包括没有任何EOR的高度掺杂区域的衬底，非晶体层53的再结晶在转移到接收衬底60上之前进行，不像前面的替代实施例其非晶体层的再结晶在转移之后进行，其中需要热处理的精确控制，以避免在为激活掺杂物的SPE之前在太高温度下执行热处理。
因此，注意到在该新的替代实施例中，不需要应用太高的热平衡，因为激活的衬底保持亚稳态，优选热平衡小于400-500℃。
此外，在该替代实施例中，也可以提供绝缘层来进行结合。
具有埋入非晶体层和通过形成多孔层去除点缺陷的替代实施例
根据本发明的第三实施例，参考图5，该方法包括在以例如硅的半导体材料获得的衬底62(图5a)上形成弱化多孔层61(图5b)的步骤。
参考图5c和图5d，通过在弱化多孔层62上外延63来沉积上部晶体层64。
该方法接下来包括从晶体层64的上部面注入物质65(图5e)的步骤以形成埋入非晶体层66，参考图5f。
物质65可以例如为Si。
为得到埋入层66，控制注入参数，以在衬底的表面保留区域67，该区域实质上不接收任何物质65。
在形成埋入非晶体层66后，衬底具有所谓的中间结构62’，参考图5f，包括保持为晶体的上部层67，位于上部晶体层67下面的埋入非晶体层66，包含点缺陷的中央晶体层68，第一下部晶体层69，弱化多孔层61和第二下部晶体层70。
可选择地，参考图5g，例如硼和/或磷的掺杂物质71，通过中间结构62’的上部面局部或全面地注入非晶体层66。非晶体层66由此被掺杂。
参考图5h，接收衬底72接下来通过任何合适的方法结合到中间结构62’的上部晶体层67上。
参考图5i，晶体层69或中间结构62’通过施加应力在多孔层61的区域进行分离。
接着进行打磨中间结构62’的保留晶体层69的上部表面，例如通过化学机械研磨(CMP)型方法直到掺杂非晶体层68形成中间结构62’的上部层(图5i)。
可选择地，如果没有执行掺杂步骤和如果目的是获得一个最终高度掺杂的晶体结构，掺杂物质71’例如硼和/或磷被注入到非晶体层66，参考图5i，从而去除富点缺陷区68。
通过再结晶退火，参考图5i，掺杂非晶体层66将从起着仔晶层作用的晶体层67再结晶。在再结晶退火期间，最初注入非晶体层66中的掺杂物质将被激活。
用于再结晶和激活掺杂物质的退火是在550℃至650℃区间持续一到两个小时的低温热处理。可以看到再结晶退火的执行没有任何末端型点缺陷的形成，导致EOR缺陷的晶体点缺陷已经在前面执行的打磨步骤期间被去除。
由此获得的衬底，如图5j所示，包括下部接收衬底72和上部掺杂晶体层73，该衬底能够接收CMOS元件例如晶体管。
具有表面非晶体层和通过形成多孔层去除点缺陷的替代实施例
根据本发明的第四实施例，参考图6，该方法包括在以例如硅的半导体材料获得的衬底82(图6a)上形成弱化多孔层81(图6b)的步骤。
参考图6c和图6d，在弱化多孔层81上通过外延83沉积上部晶体层84。
该方法接下来包括从晶体层84的上部面注入物质85(图6e)以形成表面非晶体层86，参考图6f。
物质85可以例如为Si。
为获得表面非晶体层86，以本领域技术人员众所周知的方式控制注入参数。
注意到非晶体表面层86也可以通过直接沉积非晶体层来制得。
在形成表面非晶体层86后，衬底具有所谓的中间结构82’，参考图6f，包括上部表面非晶体层86、包括点缺陷的中央晶体层87、第一晶体层88(所谓的埋入晶体层)位于所述的埋入晶体层88下面的弱化多孔层81和第二晶体层89(所谓的下部晶体层)。
可选择地，参考图6g，掺杂物质90例如硼和/或磷，通过中间结构82’的上部面局部或全面地注入表面非晶体层86。表面非晶体层86因此被掺杂。
通过再结晶退火，参考图6h，掺杂的表面非晶体层86将从起着仔晶层作用的晶体层88再结晶。在再结晶退火期间，最初注入表面非晶体层86的掺杂物质将也被激活。
用于再结晶和激活掺杂物质的退火与前面采用同样的方式，是在550℃至650℃区间持续一到两个小时的低温热处理。
由此获得的衬底，如图6h所示，包括能够接收如晶体管的CMOS元件的上部掺杂晶体层、包含EOR型点缺陷的中央晶体层87、第一晶体层88(所谓的埋入晶体层)、位于所述的埋入晶体层88下面的弱化 多孔层81和第二晶体层89(所谓的下部晶体层)。
参考图6i，接收衬底91通过任何合适的方法被结合到中间结构82’的上部掺杂晶体层86上。
参考图6i，通过施加应力下部晶体层89在弱化多孔层81分离。
接下来进行打磨中间结构82’的保留晶体层88的上部表面，例如通过化学机械研磨(CMP)型方法直至掺杂的晶体层86形成中间结构82’的上部层(图6i)，从而去除存在于层87内的EOR缺陷。
由此获得的衬底，如图6j所示，包括下部接收衬底91和上部掺杂晶体层86，该衬底能够接收CMOS元件例如晶体管。
可选择地，进行用于修整掺杂晶体层86的上部面的处理。
参考图3下文描述了根据发明获得的衬底的特别但非限制性的示意性实例。
实例：
参考图3，制造该结构的方法包括从以例如硅的半导体材料获得的衬底102(图3a)的上部面注入物质101-硅(图3b)，以形成埋入非晶体层103，参考图3c。
为获得埋入非晶体层103，控制注入参数以在衬底102的表面保留区域104。
埋入非晶体层的属性(深度和宽度)可根据剂量和注入能量完全可调。在选择了将注入到Si衬底以将其非晶化的硅的等电物质：Ge、Sn或Si自身后，应选择能量和剂量。这是可以建立这些属性的草案。
最初由Stein和Vook在文章《E.P.EerNisse；Investigation of IonImplantation Damage with Stress》，Proc，1st INT.Conf，On IonImplantation，Gordon and Breach，London，17(1971)提出的临界能量密度是用得最多的模型。当达到点缺陷的临界浓度时，晶体自发的转变为非晶体状态。缺陷浓度与靶接收的核子能量密度有关。因为缺陷的临界浓度和核子碰撞中沉积损伤能量密度(Edc)的临界值有关。结果，如果达到后者，晶体/非晶转换发生。从这个模型，通过下面的关系式能够推断出位于晶体/非晶界面处的深度x：
Dose*Ed(x)＝Edc
临界能量密度Edc是通过注入Si+，Ge+或Sn+离子非晶化Si中广泛研究的实验参数。例如，在是锗的情况下，该值为2eV/at。通过商用计算机例如FLOOPS或LUPIN(注册商标)的模拟，能够获得在深度x处每入射离子的损失能量分布(Ed(x))。对于一个给定的注入能量，可以通过绘制[Dose*Ed(x)]对应深度x的曲线来确定非晶体区域的深度。
图7，给出了以15keV(a)、25keV(b)、50keV(c)、80keV(d)、150keV(e)注入Ge到Si衬底情况下的曲线例子。临界损伤能量采用标准值2eV/at。利用这些曲线，接着可以提供非晶体层的属性。在给定的能量下，例如15keV，根据注入Ge的剂量，非晶体层将埋入或露在到表面上。为了如所述的发明中埋入，注入剂量需要保持低于对应选择的注入能量的曲线横坐标x＝0处的开始值。例如，以150keV(曲线e)注入Ge+到Si中的情况下，注入剂量需要小于5e13at/cm-2以使该层被埋入。因此，在3e13at/cm-2的剂量下，获得大约从表面下面140开始到1090深度处结束的非晶体层，即，厚度大约为950的非晶体层。因此在最初的140埃上保留了晶体结构。这些晶体膜作为随后重建非晶体层的仔晶。
形成埋入非晶体层103后，支撑衬底102具有所谓的中间结构102’，参考图3c，包括保持为晶体的上部层104，位于上部晶体层104下面的埋入非晶体层103，包含点缺陷的中央晶体层105和下部晶体层106。这些点缺陷是间隙Si原子；它们对应着图2c-2e中的层15的缺陷。
参考图3d，掺杂物质107例如硼和/或磷通过中间结构102’的上部面局部或全面地注入非晶体层103。
根据《Kluwer Academic Publishers》出版的Jean-Pierre Colinge的文章《Silicon-On-Insulator Technology：Materials to VLSI，2nd Edition》中50和51页描述的Smart CutTM方法，为在衬底中形成埋入弱化区109，如图3e中虚线所示，离子和/或气体物质108通过衬底上部面被注入。
区域109位于靠近非晶化期间形成的层105的点缺陷处。
弱化区109在层106中形成，靠近层105和如同以后所见，允许层106部分分离。
该弱化注入步骤优选地采用注入(单独注入氢，单独注入氦)，至少两种不同的原子物质的共同注入，例如先后注入氢和氦，氦优选地在氢之前注入。
为了使浓度最大的位置超过上述例子中的
调整氢和氦的注入。例如可以25keV、le16cm-2的剂量注入氢，使浓度最大的位置的深度大约为
即，如图8中所见超过第二非晶体/晶体界面 
以大约40keV、1e16cm-2注入氦，使浓度最大的位置的深度大约为
即，超过第一氢注入的浓度最大处
在图8中虚线所示大约位于氢浓度最大处，即在表面下大约
的《裂缝区》中，将发生材料裂缝。
参考图3f，接收衬底110接着采用任何合适的方法结合到中间结构102’的上部晶体层104上。
参考图3g，根据Smart CutTM方法，通过热处理和/或施加应力，在弱化区109分离中间结构102’的晶体层106。
接下来进行打磨中间结构102’的保留晶体层的上部表面，例如通过化学机械研磨(CMP)型方法，直至非晶体层103形成中间结构102’的上部层从而去除富点缺陷的区105。
根据图8的图，为了去除
的硅，打磨步骤是本领域目前状态的机械-化学抛光，称为CMP。
参考图3h，获得第一最终衬底，包括下部接收衬底110、厚度为 
的中央晶体层104和厚度为的上部掺杂非晶体层103。
通过再结晶退火，在掺杂非晶体层103的步骤后执行，或者在形成非晶体层103的步骤后立即执行或者在获得第一最终结构后执行，参考图3i，非晶体层103从起着仔晶层作用的晶体层104开始再结晶。在再结晶退火期间，最初注入到非晶体层103中的掺杂物质将被激活。
用于再结晶和激活掺杂物质的退火是在550℃至650℃区间持续一到两个小时的低温热处理。
由此获得的衬底，如图3i所示，包括下部接收衬底110和厚度为 
的上部掺杂晶体层111。
上述的去除中间结构的形成有点缺陷的层的具体实例，通过在中间结构中形成的弱化区的分离来执行。
然而，这些例子不是限制性的，为了去除其受控的厚度，也能够在结合后通过刻蚀去除中间结构的背面，例如通过刻蚀或抛光，甚至通过任何已知形式的机械和/化学刻蚀来执行这样的去除。
最后，所有的层转换参数可以特别地取决于注入物质的属性，注入能量和注入剂量是非常明显的，作为本发明的应用领域，上述的例子绝非用于限制本发明。
Claims (18)
1.一种在接收衬底(40，60，72，91)上制造包括至少一个薄层的最终衬底的方法，其特征在于它至少包括以下步骤：
-从支撑衬底形成所谓的中间结构(32’，52’，62’，82’)包括：
o非晶体层(33，53，66，86)，其中中间层具有上部面，以及通过在所述支撑衬底中从上部面进行受控的物质注入而得到非晶层(33，53，66，86)，
o第一晶体层(35，55，68，87)，因为所述受控的物质注入第一晶体层(35，55，68，87)包含引起末端型点缺陷的间隙Si原子的点缺陷并紧邻位于所述的非晶体层(33，53，66，86)下面，
o位于中间结构(32’，52’，62’，82’)的下部分的第二晶体层(36，56，70，89)，
-结合接收衬底(40，60，72，91)到所述的中间结构(32’，52’，62’，82’)的上部面上，
-去除形成有末端型点缺陷的中间结构(32’，52’，62’，82’)的第一晶体层(35，55，68，87)和第二晶体层(36，56，70，89)，使得所述的非晶体层(33，53，66，86)形成被结合和部分去除的中间结构(32’，52’，62’，82’)的上部层。
2.根据权利要求1所述的方法，其特征在于非晶体层(33，53，66，86)形成在中间结构(32’，52’，62’，82’)的表面。
3.根据权利要求2所述的方法，其特征在于非晶体层(33，53，66，86)形成在中间结构(32’，52’，62’，82’)上。
4.根据权利要求3所述的方法，其特征在于非晶体层(33，53，66，86)通过沉积外延晶体层(53，64)伴随全部或部分非晶化所述的层(54，84)来制得。
5.根据权利要求2所述的方法，其特征在于非晶体层(33，53，66，86)形成在中间结构(32’，52’，62’，82’)中以形成上部层，所谓的中间结构(32’，52’，62’，82’)的表面非晶体层(53，86)。
6.根据权利要求2所述的方法，其特征在于非晶体层(33，53，66，86)形成在中间结构(32’，52’，62’，82’)中以形成埋入层，所谓的埋入非晶体层(33，53，66，86)紧邻位于中间结构(32’，52’，62’，82’)的上部分的第三晶体层(34，67)的下面。
7.根据权利要求5或6中任意一项所述的方法，其特征在于通过注入物质到所述支撑衬底(32，52，62，82)中获得非晶体层(33，53，66，86)。
8.根据权利要求1或2中任意一项所述的方法，其特征在于，在结合接收衬底(40，60，72，91)的步骤之前，它包括通过所述的中间结构(32’，52’，62’，82’)的上部面注入物质的掺杂非晶体层(33，53，66，86)的步骤。
9.根据权利要求1或2中任意一项所述的方法，其特征在于，在形成非晶体层(33，53，66，86)的步骤和去除中间结构(32’，52’，62’，82’)的形成有末端型点缺陷的层(35，55，68，87)的步骤之后并在结合接收衬底(40，60，72，91)的步骤之前，它包括通过注入物质掺杂非晶体层(33，53，66，86)的步骤。
10.根据权利要求2至6中任意一项所述的方法，其特征在于通过采用再结晶所述非晶体层(33，53，66，86)的热处理来激活注入到非晶体层(33，53，66，86)中的掺杂物。
11.根据权利要求7所述的方法，其特征在于通过采用再结晶所述非晶体层(33，53，66，86)的热处理来激活注入到非晶体层(33，53，66，86)中的掺杂物。
12.根据权利要求10所述的方法，其特征在于在550℃到650℃的温度区间持续一到两个小时执行所述的热处理。
13.根据权利要求11所述的方法，其特征在于在550℃到650℃的温度区间持续一到两个小时执行所述的热处理。
14.根据权利要求1至6中任意一项所述的方法，其特征在于通过在中间结构(32’，52’，62’，82’)中生成弱化区(39，57，61，81)和通过施加应力来进行去除中间结构(32’，52’，62’，82’)的形成有末端型点缺陷的层(35，55，68，87)的步骤。
15.根据权利要求14所述的方法，其特征在于在形成非晶体层(33，53，66，86)期间去除中间结构(32’，52’，62’，82’)的形成有末端型点缺陷的层(35，55，68，87)的步骤，根据以下步骤构成：
-通过中间结构(32’，52’，62’，82’)的上部层注入离子或气体物质以在中间结构(32’，52’，62’，82’)中形成埋入弱化区(39，59)，
-在弱化区(39，59)中形成裂缝，导致中间结构(32’，52’，62’，82’)的上部层的分离。
16.根据权利要求15所述的方法，其特征在于选择所述的物质注入的参数使得弱化区(39，59)位于包含末端型点缺陷的层(35，55)处。
17.根据权利要求15所述的方法，其特征在于选择所述的物质注入的参数使得弱化区(59)位于包含末端型点缺陷的层(55)上面。
18.根据权利要求15所述的方法，其特征在于选择所述的物质注入的参数使得弱化区(39)位于包含末端型点缺陷的层(35)下面。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0602178A FR2898430B1 (fr) | 2006-03-13 | 2006-03-13 | Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede |
| FR06/02178 | 2006-03-13 | ||
| PCT/EP2007/052372 WO2007104767A1 (en) | 2006-03-13 | 2007-03-13 | Method for making a structure comprising at least one thin layer in an amorphous material obtained by epitaxy on a supporting substrate and structure obtained according to said method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101421837A CN101421837A (zh) | 2009-04-29 |
| CN101421837B true CN101421837B (zh) | 2011-06-15 |
Family
ID=37103175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007800089418A Active CN101421837B (zh) | 2006-03-13 | 2007-03-13 | 在支撑衬底上通过外延获得的非晶材料中制造包括至少一个薄层的结构的方法和根据该方法获得的结构 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US7585749B2 (zh) |
| EP (1) | EP2005466B1 (zh) |
| JP (1) | JP5133908B2 (zh) |
| KR (1) | KR101015159B1 (zh) |
| CN (1) | CN101421837B (zh) |
| FR (1) | FR2898430B1 (zh) |
| WO (1) | WO2007104767A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105190875A (zh) * | 2013-03-13 | 2015-12-23 | 英特尔公司 | 形成器件下互连结构的方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007052626B4 (de) | 2007-11-05 | 2018-05-30 | Robert Bosch Gmbh | Verfahren zur Herstellung von porösen Strukturen in auf Silizium basierenden Halbleiterstrukturen |
| EP2281307A4 (en) * | 2008-05-28 | 2011-06-29 | Sarnoff Corp | ULTRA THIN SILICON BACKLIT IMAGEUR ON INSULATING SUBSTRATES |
| FR2935067B1 (fr) * | 2008-08-14 | 2011-02-25 | Commissariat Energie Atomique | Procede de fabrication d'une structure semi-conductrice plan de masse enterre |
| EP2200084A1 (en) * | 2008-12-22 | 2010-06-23 | S.O.I. TEC Silicon | Method of fabricating a back-illuminated image sensor |
| US20100216295A1 (en) * | 2009-02-24 | 2010-08-26 | Alex Usenko | Semiconductor on insulator made using improved defect healing process |
| JP2012033750A (ja) * | 2010-07-30 | 2012-02-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| FR2978603B1 (fr) | 2011-07-28 | 2013-08-23 | Soitec Silicon On Insulator | Procede de transfert d'une couche semi-conductrice monocristalline sur un substrat support |
| US8669135B2 (en) | 2012-08-10 | 2014-03-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for fabricating a 3D image sensor structure |
| US9111996B2 (en) * | 2013-10-16 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor-on-insulator structure and method of fabricating the same |
| US9385022B2 (en) * | 2014-05-21 | 2016-07-05 | Globalfoundries Inc. | Silicon waveguide on bulk silicon substrate and methods of forming |
| KR101938755B1 (ko) * | 2014-07-10 | 2019-01-15 | 가부시키가이샤 사이콕스 | 반도체 기판 및 반도체 기판의 제조 방법 |
| KR102365963B1 (ko) | 2015-06-23 | 2022-02-23 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 액정 표시 장치 |
| FR3045934B1 (fr) | 2015-12-22 | 2018-02-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d’un empilement de dispositifs electroniques |
| FR3045935B1 (fr) | 2015-12-22 | 2018-02-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d’un empilement de dispositifs electroniques. |
| FR3051971B1 (fr) | 2016-05-30 | 2019-12-13 | Soitec | Procede de fabrication d'une structure semi-conductrice comprenant un interposeur |
| US10840080B2 (en) * | 2017-09-20 | 2020-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming SOI substrates |
| FR3077924B1 (fr) * | 2018-02-13 | 2020-01-17 | Soitec | Structure demontable et procede de demontage utilisant ladite structure |
| US11018229B2 (en) * | 2018-09-05 | 2021-05-25 | Micron Technology, Inc. | Methods of forming semiconductor structures |
| US10707298B2 (en) | 2018-09-05 | 2020-07-07 | Micron Technology, Inc. | Methods of forming semiconductor structures |
| US10790145B2 (en) | 2018-09-05 | 2020-09-29 | Micron Technology, Inc. | Methods of forming crystallized materials from amorphous materials |
| FR3091620B1 (fr) * | 2019-01-07 | 2021-01-29 | Commissariat Energie Atomique | Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture |
| US12009252B2 (en) * | 2021-04-05 | 2024-06-11 | Alexander Yuri Usenko | Method of making a silicon on insulator wafer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298449A (en) * | 1992-03-06 | 1994-03-29 | Nec Corporation | Semiconductor substrate having a silicon-on-insulator structure and method of fabricating the same |
| US6638872B1 (en) * | 2002-09-26 | 2003-10-28 | Motorola, Inc. | Integration of monocrystalline oxide devices with fully depleted CMOS on non-silicon substrates |
| US6696352B1 (en) * | 2001-09-11 | 2004-02-24 | Silicon Wafer Technologies, Inc. | Method of manufacture of a multi-layered substrate with a thin single crystalline layer and a versatile sacrificial layer |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231073A (ja) * | 1994-02-17 | 1995-08-29 | Canon Inc | 半導体基板及びその製造方法 |
| JPH07283381A (ja) * | 1994-04-08 | 1995-10-27 | Canon Inc | 貼合わせ半導体基体の製造方法 |
| JP3257624B2 (ja) * | 1996-11-15 | 2002-02-18 | キヤノン株式会社 | 半導体部材の製造方法 |
| JPH1174209A (ja) * | 1997-08-27 | 1999-03-16 | Denso Corp | 半導体基板の製造方法 |
| JP2000349266A (ja) * | 1999-03-26 | 2000-12-15 | Canon Inc | 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法 |
| US6333217B1 (en) * | 1999-05-14 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Method of forming MOSFET with channel, extension and pocket implants |
| EP1212787B1 (en) * | 1999-08-10 | 2014-10-08 | Silicon Genesis Corporation | A cleaving process to fabricate multilayered substrates using low implantation doses |
| US7183177B2 (en) * | 2000-08-11 | 2007-02-27 | Applied Materials, Inc. | Silicon-on-insulator wafer transfer method using surface activation plasma immersion ion implantation for wafer-to-wafer adhesion enhancement |
| JP2002305293A (ja) * | 2001-04-06 | 2002-10-18 | Canon Inc | 半導体部材の製造方法及び半導体装置の製造方法 |
| US20050026432A1 (en) * | 2001-04-17 | 2005-02-03 | Atwater Harry A. | Wafer bonded epitaxial templates for silicon heterostructures |
| US20030096490A1 (en) * | 2001-11-16 | 2003-05-22 | John Borland | Method of forming ultra shallow junctions |
| ITTO20011129A1 (it) * | 2001-12-04 | 2003-06-04 | Infm Istituto Naz Per La Fisi | Metodo per la soppressione della diffusione anomala transiente di droganti in silicio. |
| US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US20040262686A1 (en) * | 2003-06-26 | 2004-12-30 | Mohamad Shaheen | Layer transfer technique |
| US7109099B2 (en) * | 2003-10-17 | 2006-09-19 | Chartered Semiconductor Manufacturing Ltd. | End of range (EOR) secondary defect engineering using substitutional carbon doping |
-
2006
- 2006-03-13 FR FR0602178A patent/FR2898430B1/fr active Active
- 2006-08-14 US US11/504,256 patent/US7585749B2/en active Active
-
2007
- 2007-03-13 EP EP07726870.4A patent/EP2005466B1/en active Active
- 2007-03-13 KR KR1020087021287A patent/KR101015159B1/ko active IP Right Grant
- 2007-03-13 CN CN2007800089418A patent/CN101421837B/zh active Active
- 2007-03-13 JP JP2008558811A patent/JP5133908B2/ja active Active
- 2007-03-13 WO PCT/EP2007/052372 patent/WO2007104767A1/en active Application Filing
-
2009
- 2009-08-04 US US12/535,056 patent/US8212249B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298449A (en) * | 1992-03-06 | 1994-03-29 | Nec Corporation | Semiconductor substrate having a silicon-on-insulator structure and method of fabricating the same |
| US6696352B1 (en) * | 2001-09-11 | 2004-02-24 | Silicon Wafer Technologies, Inc. | Method of manufacture of a multi-layered substrate with a thin single crystalline layer and a versatile sacrificial layer |
| US6638872B1 (en) * | 2002-09-26 | 2003-10-28 | Motorola, Inc. | Integration of monocrystalline oxide devices with fully depleted CMOS on non-silicon substrates |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105190875A (zh) * | 2013-03-13 | 2015-12-23 | 英特尔公司 | 形成器件下互连结构的方法 |
| CN105190875B (zh) * | 2013-03-13 | 2019-12-17 | 英特尔公司 | 形成器件下互连结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8212249B2 (en) | 2012-07-03 |
| FR2898430A1 (fr) | 2007-09-14 |
| KR20080100222A (ko) | 2008-11-14 |
| CN101421837A (zh) | 2009-04-29 |
| JP5133908B2 (ja) | 2013-01-30 |
| US20100044706A1 (en) | 2010-02-25 |
| US20070210307A1 (en) | 2007-09-13 |
| WO2007104767A1 (en) | 2007-09-20 |
| EP2005466B1 (en) | 2013-07-17 |
| JP2009529800A (ja) | 2009-08-20 |
| EP2005466A1 (en) | 2008-12-24 |
| FR2898430B1 (fr) | 2008-06-06 |
| US7585749B2 (en) | 2009-09-08 |
| KR101015159B1 (ko) | 2011-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101421837B (zh) | 在支撑衬底上通过外延获得的非晶材料中制造包括至少一个薄层的结构的方法和根据该方法获得的结构 | |
| CN102903664B (zh) | 将单晶半导体层转移到支承衬底上的方法 | |
| CN100419135C (zh) | 低缺陷密度的改变取向的Si及其产品 | |
| KR100614860B1 (ko) | 원하는 기판 상에 단결정 물질의 박막을 전달하는 방법 | |
| US6468884B2 (en) | Method of forming silicon-contained crystal thin film | |
| Tong et al. | A “smarter-cut” approach to low temperature silicon layer transfer | |
| CN104051242B (zh) | 用于制造电气碳化硅器件的碳化硅基板的方法 | |
| CN103430298B (zh) | 在处理晶片中具有高电阻率区域的绝缘体上硅结构及制造此类结构的方法 | |
| CN100505163C (zh) | 制造应变绝缘体上硅半导体衬底的方法 | |
| JP2006506821A5 (zh) | ||
| TW200840040A (en) | Low defect Si:C layer with retrograde carbon profile | |
| CN102077321A (zh) | 包括具有凹陷漏极与源极区及非保形金属硅化物区的mos晶体管的cmos器件 | |
| TW200807571A (en) | Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors | |
| KR20100014968A (ko) | 패턴화된 얇은 ｓｏｉ | |
| US20070176238A1 (en) | Semiconductor wafer with high thermal conductivity | |
| CN107039502A (zh) | 形成半导体器件的方法以及半导体器件 | |
| US20080164572A1 (en) | Semiconductor substrate and manufacturing method thereof | |
| CN1153263C (zh) | 硅基片中形成扩散区的方法 | |
| US20040229443A1 (en) | Structures, materials and methods for fabrication of nanostructures by transposed split of ion cut materials | |
| JPH05291543A (ja) | 半導体装置の製造方法 | |
| CN100477163C (zh) | 一种高压集成电路及其制造方法 | |
| TW200428499A (en) | Improved gate electrode for semiconductor devices | |
| KR20240065035A (ko) | 얇은 층의 전사를 위한 도너 기판 및 연관된 전사 방법 | |
| JPS63316469A (ja) | 半導体基板の製造方法 | |
| JP2007318097A (ja) | Ｓｏｉウエーハの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: SOITEC SILICON ON INSULATOR Free format text: FORMER NAME: S.O.J. TEC SILICON ON INSULATOR TECHNOLOGIES |
|
| CP01 | Change in the name or title of a patent holder |
Address after: French Bernini Patentee after: SOITEC S.A. Address before: French Bernini Patentee before: S.O.J. Tec Silicon on Insulator Technologies |