CN100477163C - 一种高压集成电路及其制造方法 - Google Patents
一种高压集成电路及其制造方法 Download PDFInfo
- Publication number
- CN100477163C CN100477163C CNB2003101226986A CN200310122698A CN100477163C CN 100477163 C CN100477163 C CN 100477163C CN B2003101226986 A CNB2003101226986 A CN B2003101226986A CN 200310122698 A CN200310122698 A CN 200310122698A CN 100477163 C CN100477163 C CN 100477163C
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- oxide layer
- carry out
- zone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种高压集成电路的制造方法，其包括如下步骤：选择衬底材料；在所述衬底材料上形成P型下隔离埋层；生长外延层；形成深N型层区域；形成P型上隔离埋层；形成P型衬底区域及P形环；进行场氧化以生长氧化层；淀积多晶硅并进行多晶硅刻蚀；形成P+区及N+区域；进行接触孔的腐蚀，沉积一层硅化铝，然后光刻铝层，刻蚀硅化铝；淀积一层氮化硅作为保护层。采用本发明的方法可制造耐压达200V的集成电路，其中包含常规CMOS和高压NDMOS和PDMOS。该方法可用于PDP驱动电路、摩托车打火电路的制造。可实现采用该类高压工艺的电路的部分实国产化，填补国内高压CMOS工艺的空白。
Description
技术领域
本发明涉及一种集成电路的制造方法，尤其涉及一种高压集成电路的制造方法。
背景技术
在国内，高压CMOS技术几乎还是空白。一般来说，CMOS工艺的工作电压为3V、5V。另外在一些电源管理类电路中，需要相对较高的电压，但是一般也只是40～60V的CMOS工艺。
发明内容
本发明所要解决的技术问题是提供一种高压集成电路的制造方法，使NVDMOS和PLDMOS的耐压大于200V，且可与CMOS 工艺兼容。
为了解决上述技术问题，本发明的高压集成电路的制造方法包括如下步骤：选择衬底材料；在所述衬底材料上形成P型下隔离埋层；生长外延层；形成深N型层区域；形成P型上隔离埋层；形成P型衬底区域及P形环；进行场氧化以生长氧化层；淀积多晶硅并进行多晶硅刻蚀；形成P+区及N+区域；进行接触孔的腐蚀，沉积一层硅化铝，然后光刻铝层，刻蚀硅化铝；淀积一层氮化硅作为保护层。
采用本发明的方法可制造耐压达200V的集成电路，其中包含常规CMOS和高压NDMOS和PDMOS。通过多次工程试验和实际生产的检验，该集成电路的制造方法的各项参数已经基本满足要求，其中：1)NMOS：Vt＝1V左右，BVDS＝13V左右；2)PMOS：Vt＝-1V左右，BVDS＝-13V左右；3)NVDMOS：Vt＝1V左右，BVDS＞200V；4)PLDMOS：Vt＝-20V左右，BVDS＞-200V。经实验其功能正常。该方法可用于PDP驱动电路、摩托车打火电路的制造。可实现采用该类高压工艺的电路的部分实国产化，填补国内高压CMOS工艺的空白。
附图说明
图1是原始硅片的示意图；
图2是依据本发明进行第一次N型埋层注入、推进后的示意图；
图3是依据本发明进行第二次N型埋层注入、推进后的示意图；
图4是依据本发明进行P型下隔离注入、推进后的示意图；
图5是依据本发明生长外延层的示意图；
图6是依据本发明进行深N型层掺杂、推进后的示意图；
图7是依据本发明进行上隔离注入、推进后的示意图；
图8是依据本发明进行P型衬底区域和P型环注入推进后的示意图；
图9是依据本发明进行场氧化后的示意图；
图10是依据本发明进行多晶硅刻蚀后的示意图；
图11是依据本发明进行N+和P+注入推进后的示意图；
图12是依据本发明进行接触孔腐蚀后的示意图；
图13是依据本发明进行铝刻蚀的示意图；
具体实施方式
以下参照图1到图13所描述的一个较佳实施例对本发明的200V高压集成电路的制造方法进行进一步的说明，以更好地理解本发明及其优点。
图1所示的是原始硅片1的示意图。在图1中，原始硅片衬底可采用P(100)晶向，电阻率为8～12ohm*cm的硅抛光片；
首先在硅衬底上形成一次大于5000
的氧化层；
然后，在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第一次N型埋层区域1。
腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层100
左右的氧化层，作为预注入氧化层，对第一次N型埋层区域1进行锑注入后，对其进行推进，推进温度1200℃左右，在N2和O2的气氛下进行，并生长大3000
的氧化层，如图2所示；
然后，在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第二次N型埋层的区域2。
腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层500左右的氧化层，作为预注入氧化层，在对第二次N型埋层区域2进行磷注入后，对其进行推进，推进温度1200℃左右，在N2和O2的气氛下进行，并生长大1000
的氧化层，然后漂净二氧化硅，如图3所示；
漂净二氧化硅后，生长一层500
左右的二氧化硅，然后涂布光致抗蚀剂，进行光刻构图，暴露P型下隔离区域3，进行P型下隔离区域的离子注入，去除光致抗蚀剂后，进行P型下隔离区域3的退火，退火温度在950度左右，退火后漂净二氧化硅，如图4所示；
漂净二氧化硅后，生长外延层4，外延厚度最好在30μm左右，且电阻率控制在10ohm*cm，如图5所示；
外延后再生长一层5000
左右的氧化层，作为深N型层区域5掺杂的掩蔽层，光刻深N型层区域5后腐蚀二氧化硅，进行深N型层的掺杂推进，推进温度约1200度，时间约15个小时，生长约5000的氧化层，然后漂二氧化硅，如图6所示；
漂净二氧化硅后，生长一层500
左右的二氧化硅，作为上隔离区域的预注入层，通过涂布光致抗蚀剂，进行光刻构图，暴露上隔离区域6，进行上隔离注入，去除光致抗蚀剂，注入后在N2气氛下，1225℃，推进约8个小时，以保证隔离完全(如图7所示)；
漂净二氧化硅后，生长一层约700
的氧化层，然后涂布光致抗蚀剂，进行光刻构图，暴露P型衬底区域7，进行P型衬底区域的离子注入，去除光致抗蚀剂。然后涂布光致抗蚀剂，进行光刻构图，暴露P型环区域8，进行P型环区域的离子注入，去除光致抗蚀剂，再在1175℃左右推进大约160分钟，(如图8所示)；
漂净二氧化硅后，生长一层300
左右的基氧，然后淀积氮化硅，光刻有源区，刻蚀有源区后，进行场氧化，生长8000
左右的氧化层9，(如图9所示)；
腐蚀氧化层后然后生长200
左右的栅氧化层，接着再淀积4500左右的多晶硅10，光刻多晶硅后，进行多晶硅刻蚀，形成如图10所示的结构；
多晶硅刻蚀后，进行多晶硅氧化，生成400
左右的氧化层，然后进行低温生长的氧化层淀积，淀积一层3200
左右的二氧化硅，完成后进行边墙刻蚀，边墙刻蚀后，涂布一层光致抗蚀剂，进行P+区域11的构图，再进行硼注入，注入后去除光致抗蚀剂；涂布一层光致抗蚀剂，进行N+区域12的构图(如图11所示)，再进行砷注入，注入后去除光致抗蚀剂；
淀积一层大于10000
的磷硅玻璃(如图12所示)，再进行磷硅玻璃流动；
涂附一层光致抗蚀剂，进行接触孔区域的构图，通过湿法加干法的方法，去除接触孔区域的磷硅玻璃，淀积大于1μm的硅化铝14，然后光刻铝层，刻蚀硅化铝14(如图13所示)。
淀积一层1μm左右厚的氮化硅作为保护层13，以提高器件的可靠性。然后光刻压点，再刻蚀压点区域的氮化硅。
Claims (12)
1、一种高压集成电路的制造方法，其特征在于，包括如下步骤：
选择衬底材料；
在所述衬底材料上形成P型下隔离埋层；
生长外延层；
形成深N型层区域；
形成P型上隔离埋层；
形成P型衬底区域及P形环；
进行场氧化以生长氧化层；
淀积多晶硅并进行多晶硅刻蚀；
形成P+区域及N+区域；
进行接触孔的腐蚀，沉积一层硅化铝，然后光刻硅化铝层，刻蚀硅化铝；
淀积一层氮化硅作为保护层。
2、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的衬底材料为P型100晶向，电阻率为8～12ohm*cm的硅抛光片。
3、根据权利要求1所述的高压集成电路的制造方法，其特征在于，在所述衬底材料上形成P型下隔离埋层的步骤包括：
在硅衬底上形成一层大于5000A的氧化层；
在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第一次N型埋层区域；
腐蚀暴露区域的氧化层，并去除光致抗蚀剂，然后再长一层氧化层，作为预注入氧化层，对第一次N型埋层区域进行锑注入并推进，并生长氧化层；
在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第二次N型埋层的区域；
腐蚀第二次N型埋层的暴露区域的氧化层，并去除光致抗蚀剂，然后再长一层氧化层，作为预注入氧化层，在对第二次N型埋层区域进行磷注入并推进，同时生长氧化层，然后漂净氧化层；
漂净氧化层后，生长一层氧化层，然后涂布光致抗蚀剂，进行光刻构图，暴露P型下隔离区域，进行P型下隔离区域的离子注入，去除光致抗蚀剂后，进行P型下隔离区域的退火，退火后漂净氧化层。
4、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的外延层的厚度为30μm，且电阻率控制在10ohm*cm。
5、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成深N型层区域的步骤包括：在所述的外延层后再生长一层氧化层，作为深N型层区域掺杂的掩蔽层，光刻深N型层区域后腐蚀氧化层，进行深N型层的掺杂推进，推进温度1200度，时间15个小时，生长氧化层，然后漂净氧化层。
6、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成P型上隔离埋层的步骤包括：漂净氧化层后，再生长一层氧化层，作为上隔离区域的预注入层，通过涂布光致抗蚀剂，进行光刻构图，暴露P型上隔离区域，进行上隔离注入，去除光致抗蚀剂，注入后在N2气氛下，1225℃，推进8个小时，以保证隔离完全。
7、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成P型衬底区域及P形环的步骤包括：漂净氧化层后，生长一层氧化层，然后涂布光致抗蚀剂，进行光刻构图，暴露P型衬底区域(7)，进行P型衬底区域的离子注入，去除光致抗蚀剂；然后涂布光致抗蚀剂，进行光刻构图，暴露P型环区域(8)，进行P型环区域的离子注入，去除光致抗蚀剂，然后再在1175℃推进160分钟。
8、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的进行场氧化以生长氧化层的步骤包括：在漂净氧化层后，生长一层基氧，然后淀积氮化硅，光刻有源区，刻蚀有源区后，进行场氧化，生长氧化层。
9、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的淀积多晶硅并进行多晶硅刻蚀的步骤包括：腐蚀氧化层后然后生长栅氧化层，接着再淀积多晶硅，光刻多晶硅后，进行多晶硅刻蚀。
10、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成P+区域及N+区域的步骤包括：对多晶硅刻蚀后，进行多晶硅氧化，生成氧化层，然后进行低温生长的氧化层淀积，淀积一层二氧化硅，完成后进行边墙刻蚀，边墙刻蚀后，涂布一层光致抗蚀剂，进行P+区域的构图，再进行硼注入，注入后去除光致抗蚀剂；涂布一层光致抗蚀剂，进行N+区域的构图，再进行砷注入，注入后去除光致抗蚀剂；
11、根据权利要求1高压集成电路的制造方法，其特征在于，所述的进行接触孔的腐蚀包括步骤：淀积一层磷硅玻璃，再进行磷硅玻璃流动，涂布一层光致抗蚀剂，进行接触孔区域的构图，通过湿法加干法的方法，去除接触孔区域的磷硅玻璃。
12、一种高压集成电路，其特征在于，包括：
一衬底材料；
形成于衬底材料上的第一N型埋层、第二N型埋层、P型下隔离埋层；
生长于衬底材料上的外延层；
形成于外延层中、第二N型埋层的上方的深N型层区域；
形成于外延层中、P型下隔离层的上方的P型上隔离埋层；
形成于外延层表面的P型衬底区域及P形环；
生长于外延层表面的氧化层；
生长于氧化层上方的多晶硅层；
在外延层形成P+区域及N+区域；
在多晶硅层的上方沉积一层刻蚀后的硅化铝；
在外延层的表面淀积一层氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101226986A CN100477163C (zh) | 2003-12-24 | 2003-12-24 | 一种高压集成电路及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101226986A CN100477163C (zh) | 2003-12-24 | 2003-12-24 | 一种高压集成电路及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1632944A CN1632944A (zh) | 2005-06-29 |
| CN100477163C true CN100477163C (zh) | 2009-04-08 |
Family
ID=34844591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101226986A Expired - Fee Related CN100477163C (zh) | 2003-12-24 | 2003-12-24 | 一种高压集成电路及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100477163C (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100358155C (zh) * | 2005-10-14 | 2007-12-26 | 西安电子科技大学 | 等离子体平板显示器寻址驱动芯片制备方法 |
| CN102386121B (zh) | 2010-09-01 | 2014-11-05 | 无锡华润上华半导体有限公司 | 半导体器件和半导体埋层的制造方法 |
| CN102403350A (zh) * | 2010-09-07 | 2012-04-04 | 上海华虹Nec电子有限公司 | Ldmos高压器件结构及制备方法 |
| CN109103143B (zh) * | 2018-07-17 | 2020-09-18 | 深圳元顺微电子技术有限公司 | 一种兼容低压工艺的高压器件制作方法 |
-
2003
- 2003-12-24 CN CNB2003101226986A patent/CN100477163C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1632944A (zh) | 2005-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100411180C (zh) | 半导体结构及制造半导体结构的方法 | |
| CN101861652B (zh) | 含有(110)-取向硅的半导体器件 | |
| CN101707210B (zh) | 一种抗辐照的场效应晶体管、cmos集成电路及其制备 | |
| US20130049107A1 (en) | Trench semiconductor power device and fabrication method thereof | |
| CN101971325A (zh) | Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件 | |
| CN101005052A (zh) | 半导体结构及形成半导体结构的方法 | |
| CN101517741A (zh) | 具有包含性能增进材料成分的受应变沟道区的晶体管 | |
| CN102217050A (zh) | 包括具有增加的应变诱发源及紧密间隔的金属硅化物区的nmos晶体管与pmos晶体管的cmos装置 | |
| CN103681454A (zh) | 半导体器件的隔离 | |
| CN100477163C (zh) | 一种高压集成电路及其制造方法 | |
| CN101740510B (zh) | 形成厚度均匀的栅氧化层的方法 | |
| JPS59501433A (ja) | 集積回路のコンタクト製造方法 | |
| KR100634260B1 (ko) | 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 | |
| CN102237396B (zh) | 半导体器件及其制造方法 | |
| CN104517832B (zh) | 功率二极管的制备方法 | |
| CN1624921A (zh) | 使用硅－硅直接晶片键合、在具有不同晶向的混合衬底上的cmos | |
| US6238959B1 (en) | Method of fabricating LDMOS transistor | |
| US5827784A (en) | Method for improving contact openings during the manufacture of an integrated circuit | |
| CN103633008A (zh) | 浅沟槽隔离制造方法 | |
| CN101859725B (zh) | 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 | |
| CN104425247A (zh) | 一种绝缘栅双极型晶体管的制备方法 | |
| CN101271865B (zh) | Lcd高压驱动电路的伪外延高压结构的制造方法 | |
| CN102543823B (zh) | 一种浅沟槽隔离制作方法 | |
| US5981326A (en) | Damascene isolation of CMOS transistors | |
| KR100248372B1 (ko) | 바이폴라 시모스-디모스 전력 집적회로 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| DD01 | Delivery of document by public notice |
Addressee: Beiling Co., Ltd., Shanghai Document name: Notification of Termination of Patent Right |
|
| DD01 | Delivery of document by public notice | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090408 Termination date: 20161224 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |