CN109103143B - 一种兼容低压工艺的高压器件制作方法 - Google Patents

一种兼容低压工艺的高压器件制作方法 Download PDF

Info

Publication number
CN109103143B
CN109103143B CN201810785430.7A CN201810785430A CN109103143B CN 109103143 B CN109103143 B CN 109103143B CN 201810785430 A CN201810785430 A CN 201810785430A CN 109103143 B CN109103143 B CN 109103143B
Authority
CN
China
Prior art keywords
silicon wafer
type substrate
type
implantation
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810785430.7A
Other languages
English (en)
Other versions
CN109103143A (zh
Inventor
郑玉宁
方绍明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Yuanshun Microelectronics Technology Co ltd
Shenzhen Yuanshun Microelectronics Technology Co ltd
Original Assignee
Xiamen Yuanshun Microelectronics Technology Co ltd
Shenzhen Yuanshun Microelectronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Yuanshun Microelectronics Technology Co ltd, Shenzhen Yuanshun Microelectronics Technology Co ltd filed Critical Xiamen Yuanshun Microelectronics Technology Co ltd
Priority to CN201810785430.7A priority Critical patent/CN109103143B/zh
Publication of CN109103143A publication Critical patent/CN109103143A/zh
Application granted granted Critical
Publication of CN109103143B publication Critical patent/CN109103143B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种兼容低压工艺的高压器件制作方法包括以下步骤：S1：材料准备：取用P型衬底硅片，且取用的P型衬底硅片的电阻率的范围为15～25Ω·cm；S2：AA沉积：将S1中所述的P型衬底硅片进行预氧化
Figure DDA0001733620770000013
氮化硅
Figure DDA0001733620770000012
AA光刻、AA刻蚀和AA去胶处理，得到沉积完成的P型衬底硅片；S3：HNW注入：向S2中所述的沉积完成的P型衬底硅片上的HNW区域内注入杂质磷，且注入能量350KeV、注入剂量1.3E12atoms/cm2；S4：NW光刻：向S3中所述的注入完成的P型衬底硅片上的NW区域注入磷，且注入能量350KeV、注入角度7°后进行去胶处理。本发明在高压器件的制作过程中完全保留低压器件的参数，不影响低压器件特性，实现缩短开发周期、提高产品成功率的目的。

Description

一种兼容低压工艺的高压器件制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种兼容低压工艺的高压器件制作方法。
背景技术
半导体功率器件的结构离不开PN结。采用不同的掺杂工艺，通过扩散作用，将P型半导体与N型半导体制作在同一块半导体(通常是硅或锗)基片上，在它们的交界面就形成空间电荷区称PN结。然而，扩散形成的PN结结深一般为几个微米，其曲率会导致电场集中，使击穿电压远比平面结的低。如平面结耐压超过1200V的器件，如使用5微米深的结，其曲率会导致电场集中使击穿电压低于400V，远低于平面结的击穿电压，因此在器件的外围需要保护环。经检索，申请号为201210404971.3的专利文件公开了一种半导体高压器件的保护环结构及其制造方法，其保护环结构包括第一N型单晶硅衬底、第二N型单晶硅衬底、间断的氧化层、金属场板、器件区、多个P+型注入扩散环和等位环；其中，第二N型单晶硅衬底为从第一N型单晶硅衬底上外延一层的N型单晶层；且其掺杂浓度低于第一N型单晶硅衬底。并且，在P+型注入扩散环的内侧，还嵌有零偏压下完全耗尽的N型注入扩散环。因此，在相同的耐压值的情况下，该场板加场限环结构，不仅优化每一个环间距缩，减少了环的数目，节省面积，同时也缩短保护环设计时间。
但是现有技术在对高压器件进行制作时，其开发周期普遍较长，且成功率较低，造成产品良品率较低，因此我们提出了一种兼容低压工艺的高压器件制作方法用于解决上述问题。
发明内容
基于背景技术存在的技术问题，本发明提出了一种兼容低压工艺的高压器件制作方法。
本发明提出的一种兼容低压工艺的高压器件制作方法，一种兼容低压工艺的高压器件制作方法，包括以下步骤：
S1：材料准备：取用P型衬底硅片，且取用的P型衬底硅片的电阻率的范围为15～25Ω·cm；
S2：AA沉积：将S1中所述的P型衬底硅片进行预氧化
Figure GDA0002452474500000022
氮化硅
Figure GDA0002452474500000023
AA光刻、AA刻蚀和AA去胶处理，得到沉积完成的P型衬底硅片；
S3：HNW注入：向S2中所述的沉积完成的P型衬底硅片上的HNW区域内注入杂质磷，且注入能量350KeV、注入剂量1.3E12atoms/cm2；
S4：NW光刻：向S3中所述的注入完成的P型衬底硅片上的NW区域注入磷，且注入能量350KeV、注入角度7°后进行去胶处理；
S5：P阱区光刻：向S4中所述的去胶处理后的P型衬底硅片上P阱区注入硼，且硼的注入剂量1.5E13atoms/cm2、注入角度7°并进行去胶处理；
S6：场氧化：对5S中所述的去胶处理后的P型衬底硅片上进行场氧化
Figure GDA0002452474500000021
处理，并去除P型衬底硅片上的SiN；
S7：栅氧化：对S6中所述的去除SiN后的P型衬底硅片上进行栅氧化
Figure GDA0002452474500000031
处理并进行Poly沉积
Figure GDA0002452474500000032
Poly光刻、Poly刻蚀和去胶处理，得到栅氧化后的P型衬底硅片；
S8：N+光刻：对S7中所述的栅氧化后的P型衬底硅片上的N+区域注入砷，且注入能量80KeV、注入角度7°并进行去胶处理；
S9：P+光刻：对S8中所述的去胶处理后的P型衬底硅片上的P+区域注入BF2，且注入能量55KeV、注入剂量2.5E15atoms/cm2、注入角度7°后得到高压器件。
优选的，所述S1中，取用P型衬底硅片时，采用晶向为P型100晶向的P型衬底硅片。
优选的，所述S1中，取用P型衬底硅片时，选用电阻率为20Ω·cm的P型衬底硅片。
优选的，所述S3中，在向P型衬底硅片上注入杂质磷时，杂质磷的注入角度为7°。
优选的，所述S4中，在向P型衬底硅片上注入磷时，注入磷的剂量为7.7E12atoms/cm2。
优选的，所述S5中，在P型衬底硅片上注入时，硼的注入能量为180KeV。
优选的，所述S8中，在对P型衬底硅片上注入砷时，砷的注入剂量为2.5E15atoms/cm2。
优选的，所述S9中，在对P型衬底硅片上注入BF2后，对P型衬底硅片进行去胶处理。
与现有技术相比，本发明的有益效果是：
与常规0.5μm 5V CMOS的流程相比，多一步HNW注入跟NW光刻，标准工艺没有高压管，NW不用光刻，直接注入，剂量为9.0E12atoms/cm2，第一次HNW注入目的为形成高压管的淡阱区，第二次NW注入时高压管阱区被光刻胶阻挡，只有低压区域注入，HNW+NW的剂量总和：1.3E12+7.7E12(atoms/cm2)刚好等于原常规低压工艺的NW剂量9.0E12atoms/cm2，因此所有低压器件的参数跟结构可以不受影响完全保留，这对快速开发新工艺有很大帮助。
本发明在高压器件的制作过程中完全保留低压器件的参数，不影响低压器件特性，实现缩短开发周期、提高产品成功率的目的。
附图说明
图1为本发明提出的一种兼容低压工艺的高压器件制作方法中P型衬底硅片的选用流程图；
图2为本发明提出的一种兼容低压工艺的高压器件制作方法中AA沉积的流程图；
图3为本发明提出的一种兼容低压工艺的高压器件制作方法中HNW注入流程图；
图4为本发明提出的一种兼容低压工艺的高压器件制作方法中NW注入流程图；
图5为本发明提出的一种兼容低压工艺的高压器件制作方法中P阱区注入流程图；
图6为本发明提出的一种兼容低压工艺的高压器件制作方法中场氧化流程图；
图7为本发明提出的一种兼容低压工艺的高压器件制作方法中栅氧化流程图；
图8为本发明提出的一种兼容低压工艺的高压器件制作方法中N+光刻流程图；
图9为本发明提出的一种兼容低压工艺的高压器件制作方法中P+光刻流程图；
图10为本发明提出的一种兼容低压工艺的高压器件制作方法中整体器件的结构图。
具体实施方式
下面结合具体实施例对本发明作进一步解说。
实施例
参考图1-10，本实施例中提出了一种兼容低压工艺的高压器件制作方法，包括以下步骤：
S1：材料准备：取用P型衬底硅片，且取用的P型衬底硅片的电阻率的范围为15～25Ω·cm；
S2：AA沉积：将S1中所述的P型衬底硅片进行预氧化
Figure GDA0002452474500000051
氮化硅
Figure GDA0002452474500000052
AA光刻、AA刻蚀和AA去胶处理，得到沉积完成的P型衬底硅片(预氧化很薄，图2中未画出)；
S3：HNW注入：向S2中所述的沉积完成的P型衬底硅片上的HNW区域内注入杂质磷，且注入能量350KeV、注入剂量1.3E12atoms/cm2(由于磷的注入能量很高，可以直接穿通SiN到达底部的P型衬底硅片上形成HNW)；
S4：NW光刻：向S3中所述的注入完成的P型衬底硅片上的NW区域注入磷，且注入能量350KeV、注入角度7°后进行去胶处理；
S5：P阱区光刻：向S4中所述的去胶处理后的P型衬底硅片上P阱区注入硼，且硼的注入剂量1.5E13atoms/cm2、注入角度7°并进行去胶处理；
S6：场氧化：对5S中所述的去胶处理后的P型衬底硅片上进行场氧化
Figure GDA0002452474500000061
处理，并去除P型衬底硅片上的SiN；
S7：栅氧化：对S6中所述的去除SiN后的P型衬底硅片上进行栅氧化
Figure GDA0002452474500000062
处理并进行Poly沉积
Figure GDA0002452474500000063
Poly光刻、Poly刻蚀和去胶处理，得到栅氧化后的P型衬底硅片(栅氧化
Figure GDA0002452474500000064
很薄，图7中未明显示意)；
S8：N+光刻：对S7中所述的栅氧化后的P型衬底硅片上的N+区域注入砷，且注入能量80KeV、注入角度7°并进行去胶处理；
S9：P+光刻：对S8中所述的去胶处理后的P型衬底硅片上的P+区域注入BF2，且注入能量55KeV、注入剂量2.5E15atoms/cm2、注入角度7°后得到高压器件。
本实施例中，S1中，取用P型衬底硅片时，采用晶向为P型100晶向的P型衬底硅片，S1中，取用P型衬底硅片时，选用电阻率为20Ω·cm的P型衬底硅片，S3中，在向P型衬底硅片上注入杂质磷时，杂质磷的注入角度为7°，S4中，在向P型衬底硅片上注入磷时，注入磷的剂量为7.7E12atoms/cm2，S5中，在P型衬底硅片上注入时，硼的注入能量为180KeV，S8中，在对P型衬底硅片上注入砷时，砷的注入剂量为2.5E15atoms/cm2，S9中，在对P型衬底硅片上注入BF2后，对P型衬底硅片进行去胶处理，与常规0.5μm 5V CMOS的流程相比，多一步HNW注入跟NW光刻，标准工艺没有高压管，NW不用光刻，直接注入，剂量为9.0E12atoms/cm2，本实施例中第一次HNW注入目的为形成高压管的淡阱区，第二次NW注入时高压管阱区被光刻胶阻挡，只有低压区域注入，HNW+NW的剂量总和：1.3E12+7.7E12(atoms/cm2)刚好等于原常规低压工艺的NW剂量9.0E12atoms/cm2，因此所有低压器件的参数跟结构可以不受影响完全保留，这对快速开发新工艺有很大帮助，本发明在高压器件的制作过程中完全保留低压器件的参数，不影响低压器件特性，实现缩短开发周期、提高产品成功率的目的。
本实施例中，0.5μm 5V CMOS：指最小尺寸为0.5μm，器件工作电压为5V的互补金属氧化物半导体；MOS：金属-氧化物-半导体；FOX：氧气跟硅反应生成的SiO2，也称为场氧；N+/P+：重掺杂的N型/P型区域，形成MOS的源极跟漏极；Poly：多晶硅，通常为栅极Gate的选择材料；P阱区：P型区域，通常作为NMOS的衬底；NW：N型区域，通常作为PMOS的衬底；HNW：高压N型区域，通常高压N管的漏极漂移区；Psub：P型衬底片；PR：PhotoResist，光刻胶；
Figure GDA0002452474500000071
：0.1纳米；LVN/LVP/HVN：低压Nmos/低压Pmos/高压Nmos；PN结：只有P型跟N型区域交界的区域才有PN结，NW跟HNW交界处没有PN结。
本实施例中所制得的高压器件中：L为集成高压管的沟长，通常为1μm～3μm；A为DNW包AA的距离，通常为1μm～3μm；B为Poly搭在FOX上的长度，通常为3～6μm；C为Poly距离Drain端AA边界的距离，根据高压管不同耐压级别这个距离也不同，耐压从100V～500V，这个距离在8μm～40μm的范围内，跟常规0.5μm 5V CMOS的流程相比，多一步HNW注入跟NW光刻，标准工艺没有高压管，NW不用光刻，直接注入，剂量为9.0E12atoms/cm2，本实施例第一次HNW注入目的为形成高压管的淡阱区，第二次NW注入时高压管阱区被光刻胶阻挡，只有低压区域注入，HNW+NW的剂量总和：1.3E12+7.7E12(atoms/cm2)刚好等于原常规低压工艺的NW剂量9.0E12atoms/cm2，因此所有低压器件的参数跟结构可以不受影响完全保留，这对快速开发新工艺有很大帮助。
本实施例中的NW光刻区域即光刻胶保留区域只有高压管的阱区也是高压管的漂移区，在器件layout时只需要画此新增器件的NW图形即可，这可以降低layout复杂程度，即本实施例中的NW光刻对应的光刻tone为Dark；Dark是指实际layout时，所画的区域在实际Mask上是不透光的，光刻后所画的区域会有光刻胶保留下来，与之对应的是Clear，Clear是指实际layout时所画的区域在实际Mask上是透光的，光刻后所画的区域没有光刻胶保留下来，本实施例中的AA光刻\Poly光刻也是Dark，P阱区\N+\P+光刻为Clear。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种兼容低压工艺的高压器件制作方法，其特征在于，包括以下步骤：
S1：材料准备：取用P型衬底硅片，且取用的P型衬底硅片的电阻率的范围为15～25Ω·cm；
S2：AA沉积：将S1中所述的P型衬底硅片进行预氧化形成氧化层厚度
Figure FDA0002508341850000011
形成氮化硅厚度
Figure FDA0002508341850000012
AA光刻，AA刻蚀和AA去胶处理，得到沉积完成的P型衬底硅片；
S3：HNW注入：向S2中所述的沉积完成的P型衬底硅片上注入磷形成HNW区域，且注入能量350KeV、注入剂量1.3E12atoms/cm2；
S4：NW光刻：向S3中所述的注入完成的P型衬底硅片上再注入磷形成NW区域，且利用光刻胶阻挡，在低压区域的部分所述HNW区域中形成所述NW区域，且注入能量350KeV，注入角度7°，注入后进行去胶处理；
S5：P阱区光刻：向S4中所述的去胶处理后的P型衬底硅片上注入硼形成P阱区域，且利用光刻胶阻挡，在部分所述NW区域中形成所述P阱区域，所述P阱区域与剩余所述NW区域相邻，且硼的注入剂量1.5E13atoms/cm2，注入角度7°，注入后并进行去胶处理；
S6：场氧化：对S5中所述的去胶处理后的P型衬底硅片上进行场氧化处理，形成场氧化层厚度为
Figure FDA0002508341850000013
并去除P型衬底硅片上的SiN；
S7：栅氧化：对S6中所述的去除SiN后的P型衬底硅片上进行栅氧化处理，形成栅氧化层的厚度为
Figure FDA0002508341850000014
并进行Poly沉积，形成栅极厚度为
Figure FDA0002508341850000021
Poly光刻，Poly刻蚀和去胶处理，得到栅氧化后的P型衬底硅片；
S8：N+光刻：对S7中所述的栅氧化后的P型衬底硅片上注入砷形成N+区域，且注入能量80KeV，注入角度7°，注入后并进行去胶处理；
S9：P+光刻：对S8中所述的去胶处理后的P型衬底硅片上注入BF2形成P+区域，且注入能量55KeV、注入剂量2.5E15atoms/cm2、注入角度7°后得到高压器件。
2.根据权利要求1所述的一种兼容低压工艺的高压器件制作方法，其特征在于，所述S1中，取用P型衬底硅片时，采用晶向为P型100晶向的P型衬底硅片。
3.根据权利要求1所述的一种兼容低压工艺的高压器件制作方法，其特征在于，所述S1中，取用P型衬底硅片时，选用电阻率为20Ω·cm的P型衬底硅片。
4.根据权利要求1所述的一种兼容低压工艺的高压器件制作方法，其特征在于，所述S3中，在向P型衬底硅片上注入杂质磷时，杂质磷的注入角度为7°。
5.根据权利要求1所述的一种兼容低压工艺的高压器件制作方法，其特征在于，所述S4中，在向P型衬底硅片上注入磷时，注入磷的剂量为7.7E12atoms/cm2。
6.根据权利要求1所述的一种兼容低压工艺的高压器件制作方法，其特征在于，所述S5中，在P型衬底硅片上注入时，硼的注入能量为180KeV。
7.根据权利要求1所述的一种兼容低压工艺的高压器件制作方法，其特征在于，所述S8中，在对P型衬底硅片上注入砷时，砷的注入剂量为2.5E15atoms/cm2。
8.根据权利要求1所述的一种兼容低压工艺的高压器件制作方法，其特征在于，所述S9中，在对P型衬底硅片上注入BF2后，对P型衬底硅片进行去胶处理。
CN201810785430.7A 2018-07-17 2018-07-17 一种兼容低压工艺的高压器件制作方法 Active CN109103143B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810785430.7A CN109103143B (zh) 2018-07-17 2018-07-17 一种兼容低压工艺的高压器件制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810785430.7A CN109103143B (zh) 2018-07-17 2018-07-17 一种兼容低压工艺的高压器件制作方法

Publications (2)

Publication Number Publication Date
CN109103143A CN109103143A (zh) 2018-12-28
CN109103143B true CN109103143B (zh) 2020-09-18

Family

ID=64846624

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810785430.7A Active CN109103143B (zh) 2018-07-17 2018-07-17 一种兼容低压工艺的高压器件制作方法

Country Status (1)

Country Link
CN (1) CN109103143B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1632944A (zh) * 2003-12-24 2005-06-29 上海贝岭股份有限公司 一种高压集成电路的制造方法
CN106847815A (zh) * 2017-01-04 2017-06-13 宗仁科技(平潭)有限公司 光电二极管集成器件及其制备方法
CN106876337A (zh) * 2017-01-04 2017-06-20 宗仁科技(平潭)有限公司 Nldmos集成器件及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1632944A (zh) * 2003-12-24 2005-06-29 上海贝岭股份有限公司 一种高压集成电路的制造方法
CN106847815A (zh) * 2017-01-04 2017-06-13 宗仁科技(平潭)有限公司 光电二极管集成器件及其制备方法
CN106876337A (zh) * 2017-01-04 2017-06-20 宗仁科技(平潭)有限公司 Nldmos集成器件及其制备方法

Also Published As

Publication number Publication date
CN109103143A (zh) 2018-12-28

Similar Documents

Publication Publication Date Title
US6514810B1 (en) Buried channel PMOS transistor in dual gate CMOS with reduced masking steps
US20060276014A1 (en) Self-aligned high-energy implantation for deep junction structure
EP0104233A1 (en) Process for forming complementary integrated circuit devices
JPH01101662A (ja) Ｃｍｏｓ集積回路デバイスの製造方法
US8502326B2 (en) Gate dielectric formation for high-voltage MOS devices
WO2008148090A1 (en) Improved ldmos process integration
US5229308A (en) Bipolar transistors with high voltage MOS transistors in a single substrate
KR20140002478A (ko) 웰 영역들을 갖는 집적 회로 디바이스들 및 그 형성방법
TWI438886B (zh) 靜電放電保護裝置及其製作方法、以及積體電路
CN116487381A (zh) 中高压mos器件及其版图结构和制造方法
CN110010690B (zh) Nldmos的制造方法
US20140021539A1 (en) Power Transistor with High Voltage Counter Implant
CN106816464B (zh) 半导体装置的制造方法
CN114300539A (zh) 一种辐射加固的ldmos器件结构及制备方法
US5328859A (en) Method of making high voltage PNP bipolar transistor in CMOS
US7968417B2 (en) Method for integrating high voltage and high speed bipolar transistors on a substrate and related structure
US6667205B2 (en) Method of forming retrograde n-well and p-well
US7253054B2 (en) One time programmable EPROM for advanced CMOS technology
CN109103143B (zh) 一种兼容低压工艺的高压器件制作方法
KR100783283B1 (ko) 반도체 소자 및 그 제조 방법
US8853026B2 (en) Semiconductor device having deep wells and fabrication method thereof
CN111834221A (zh) Ldmos和其制作方法
CN111128700A (zh) 半导体器件的制备方法及半导体器件
US20120161236A1 (en) Electrostatic discharge protection device and manufacturing method thereof
CN214378462U (zh) 变容二极管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant