CN1632944A - 一种高压集成电路的制造方法 - Google Patents
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Abstract
本发明提供一种高压集成电路的制造方法，其包括如下步骤：选择衬底材料；在所述衬底材料上形成P型下隔离埋层；生长外延层；形成深N型层区域；形成P型上隔离埋层；形成P型衬底区域及P形环；进行场氧化以生长氧化层；淀积多晶硅并进行多晶硅刻蚀；形成P+区及N+区域；进行接触孔的腐蚀，沉积一层硅化铝，然后光刻铝层，刻蚀硅化铝；淀积一层氮化硅作为保护层。采用本发明的方法可制造耐压达200V的集成电路，其中包含常规CMOS和高压NDMOS和PDMOS。该方法可用于PDP驱动电路、摩托车打火电路的制造。可实现采用该类高压工艺的电路的部分实国产化，填补国内高压CMOS工艺的空白。
Description
技术领域
本发明涉及一种集成电路的制造方法，尤其涉及一种高压集成电路的制造方法。
背景技术
在国内，高压CMOS技术几乎还是空白。一般来说，CMOS工艺的工作电压为3V、5V。另外在一些电源管理类电路中，需要相对较高的电压，但是一般也只是40～60V的CMOS工艺。
发明内容
本发明所要解决的技术问题是提供一种高压集成电路的制造方法，使NVDMOS和PLDMOS的耐压大于200V，且可与CMOS工艺兼容。
为了解决上述技术问题，本发明的高压集成电路的制造方法包括如下步骤：选择衬底材料；在所述衬底材料上形成P型下隔离埋层；生长外延层；形成深N型层区域；形成P型上隔离埋层；形成P型衬底区域及P形环；进行场氧化以生长氧化层；淀积多晶硅并进行多晶硅刻蚀；形成P+区及N+区域；进行接触孔的腐蚀，沉积一层硅化铝，然后光刻铝层，刻蚀硅化铝；淀积一层氮化硅作为保护层。
采用本发明的方法可制造耐压达200V的集成电路，其中包含常规CMOS和高压NDMOS和PDMOS。通过多次工程试验和实际生产的检验，该集成电路的制造方法的各项参数已经基本满足要求，其中：1)NMOS：Vt＝1V左右，BVDS＝13V左右；2)PMOS：Vt＝-1V左右，BVDS＝-13V左右；3)NVDMOS：Vt＝1V左右，BVDS＞200V；4)PLDMOS：Vt＝-20V左右，BVDS＞-200V。经实验其功能正常。该方法可用于PDP驱动电路、摩托车打火电路的制造。可实现采用该类高压工艺的电路的部分实国产化，填补国内高压CMOS工艺的空白。
附图说明
图1是原始硅片的示意图；
图2是依据本发明进行BLN1(第一次N型)埋层注入、推进后的示意图；
图3是依据本发明进行BLN2(第二次N型)埋层注入、推进后的示意图；
图4是依据本发明进行BLP(P型下)隔离注入、推进后的示意图；
图5是依据本发明生长外延层的示意图；
图6是依据本发明进行DN(深N型层)掺杂、推进后的示意图；
图7是依据本发明进行上隔离注入、推进后的示意图；
图8是依据本发明进行PBODY(NLDMOS的P型衬底区域)和PLOOP(P型环)注入推进后的示意图；
图9是依据本发明进行场氧化后的示意图；
图10是依据本发明进行POLY(多晶硅)刻蚀后的示意图；
图11是依据本发明进行NPLUS(N+)和PPLUS(P+)注入推进后的示意图；
图12是依据本发明进行接触孔腐蚀后的示意图；
图13是依据本发明进行铝刻蚀的示意图；
具体实施方式
以下参照图1到图13所描述的一个较佳实施例对本发明的200V高压集成电路的制造方法进行进一步的说明，以更好地理解本发明及其优点。
图1所示的是原始硅片1的示意图。在图1中，原始硅片衬底可采用P(100)晶向，电阻率为8～12ohm*cm的硅抛光片；
首先在硅衬底上形成一次大于5000A的氧化层；
然后，在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第一次N型埋层(BLN1)区域1。
腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层100A左右的氧化层，作为预注入氧化层，对第一次N型埋层(BLN1)区域1进行锑注入后，对其进行推进，推进温度1200℃左右，在N2和02的气氛下进行，并生长大3000A的氧化层，如图2所示；
然后，在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第二次N型埋层(BLN2)的区域2。
腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层500A左右的氧化层，作为预注入氧化层，在对第二次N型埋层(BLN2)区域2进行磷注入后，对其进行推进，推进温度1200℃左右，在N2和O2的气氛下进行，并生长大1000A的氧化层，然后漂光二氧化硅，如图3所示；
漂光二氧化硅后，生长一层500A左右的二氧化硅，然后涂附光致抗蚀剂，进行光刻构图，暴露P型下隔离(BLP)区域3，进行P型下隔离(BLP)区域的离子注入，去除光致抗蚀剂后，进行P型下隔离区域3的退火，退火温度在950度左右，退火后漂光二氧化硅，如图4所示；
漂光二氧化硅后，生长外延层4，外延厚度最好在30um左右，且电阻率控制在10ohm*cm，如图5所示；
外延后再生长一层5000A左右的氧化层，作为深N型层(DN)区域5掺杂的掩蔽层，光刻深N型层(DN)区域5后腐蚀二氧化硅，进行深N型层的掺杂推进，推进温度约1200度，时间约15个小时，生长约5000A的氧化层，然后漂光二氧化硅，如图6所示；
漂光二氧化硅后，生长一层500A左右的二氧化硅，作为上隔离区域的预注入层，通过涂附光致抗蚀剂，进行光刻构图，暴露上隔离区域6，进行上隔离注入，去除光致抗蚀剂，注入后在N2气氛下，1225℃，推进约8个小时，以保证隔离完全(如图7所示)；
漂光二氧化硅后，生长一层约700A的氧化层，然后涂附光致抗蚀剂，进行光刻构图，暴露PBODY(P型衬底)区域7，进行PBODY(P型衬底)区域的离子注入，去除光致抗蚀剂。然后涂附光致抗蚀剂，进行光刻构图，暴露PLOOP(P型环)区域8，进行PLOOP(P型环)区域的离子注入，去除光致抗蚀剂，再在1175℃左右推进大约160分钟，(如图8所示)；
漂光二氧化硅后，生长一层300A左右的基氧，然后淀积氮化硅，光刻有源区，刻蚀有源区后，进行场氧化，生长8000A左右的氧化层9，(如图9所示)；
腐蚀氧化层后然后生长200A左右的栅氧化层，接着再淀积4500A左右的多晶硅10，光刻多晶硅后，进行多晶硅刻蚀，形成如图10所示的结构；
多晶硅刻蚀后，进行多晶硅氧化，生成400A左右的氧化层，然后进行TEOS(低温生长的氧化层)淀积，淀积一层3200A左右的二氧化硅，完成后进行边墙刻蚀，边墙刻蚀后，涂附一层光致抗蚀剂，进行P+区域11的构图，再进行硼注入，注入后去除光致抗蚀剂；涂附一层光致抗蚀剂，进行N+区域12的构图(如图11所示)，再进行砷注入，注入后去除光致抗蚀剂；
淀积一层大于10000A的磷硅玻璃(PSG)(如图12所示)，再进行磷硅玻璃(PSG)流动；
涂附一层光致抗蚀剂，进行接触孔区域的构图，通过湿法加干法的方法，去除接触孔区域的PSG(磷硅玻璃)，淀积大于1um的硅化铝14，然后光刻铝层，刻蚀硅化铝14(如图13所示)。
淀积一层1um左右厚的氮化硅(Si3N)作为保护层13，以提高器件的可靠性。然后光刻压点，再刻蚀压点区域的Si3N4(氮化硅)。
Claims (12)
1、一种高压集成电路的制造方法，其特征在于，包括如下步骤：
选择衬底材料；
在所述衬底材料上形成P型下隔离埋层；
生长外延层；
形成深N型层区域；
形成P型上隔离埋层；
形成P型衬底区域及P形环；
进行场氧化以生长氧化层；
淀积多晶硅并进行多晶硅刻蚀；
形成P+区域及N+区域；
进行接触孔的腐蚀，沉积一层硅化铝，然后光刻铝层，刻蚀硅化铝；
淀积一层氮化硅作为保护层。
2、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的衬底材料为P(100)晶向，电阻率为8～12ohm*cm的硅抛光片。
3、根据权利要求1所述的高压集成电路的制造方法，其特征在于，在所述衬底材料上形成P型下隔离埋层的步骤包括：
在硅衬底上形成一次大于5000A的氧化层；
在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第一次N型埋层区域；
腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层氧化层，作为预注入氧化层，对第一次N型埋层区域进行锑注入后，对其进行推进，并生长氧化层；
在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成第二次N型埋层的区域。
腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层氧化层，作为预注入氧化层，在对第二次N型埋层区域进行磷注入后，对其进行推进，并生长氧化层，然后漂光二氧化硅；
漂光二氧化硅后，生长一层二氧化硅，然后涂附光致抗蚀剂，进行光刻构图，暴露P型下隔离区域，进行P型下隔离区域的离子注入，去除光致抗蚀剂后，进行P型下隔离区域的退火，退火后漂光二氧化硅。
4、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的外延层的厚度为30um左右，且电阻率控制在10ohm*cm。
5、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成深N型层区域的步骤包括：在所述的外延后再生长一层氧化层，作为深N型层区域掺杂的掩蔽层，光刻深N型层区域后腐蚀二氧化硅，进行深N型层的掺杂推进，推进温度约1200度，时间约15个小时，生长氧化层，然后漂光二氧化硅。
6、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成P型上隔离埋层的步骤包括：漂光二氧化硅后，生长一层二氧化硅，作为上隔离区域的预注入层，通过涂附光致抗蚀剂，进行光刻构图，暴露上隔离区域，进行上隔离注入，去除光致抗蚀剂，注入后在N2气氛下，1225℃，推进约8个小时，以保证隔离完全。
7、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成P型衬底区域及P形环的步骤包括：漂光二氧化硅后，生长一层氧化层，然后涂附光致抗蚀剂，进行光刻构图，暴露P型衬底区域7，进行P型衬底区域的离子注入，去除光致抗蚀剂。然后涂附光致抗蚀剂，进行光刻构图，暴露P型环区域8，进行P型环区域的离子注入，去除光致抗蚀剂，再在1175℃左右推进大约160分钟。
8、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的进行场氧化以生长氧化层的步骤包括：在漂光二氧化硅后，生长一层基氧，然后淀积氮化硅，光刻有源区，刻蚀有源区后，进行场氧化，生长氧化层。
9、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的淀积多晶硅并进行多晶硅刻蚀的步骤包括：腐蚀氧化层后然后生长栅氧化层，接着再淀积多晶硅，光刻多晶硅后，进行多晶硅刻蚀。
10、根据权利要求1所述的高压集成电路的制造方法，其特征在于，所述的形成P+区域及N+区域的步骤包括：对多晶硅刻蚀后，进行多晶硅氧化，生成氧化层，然后进行低温生长的氧化层淀积，淀积一层二氧化硅，完成后进行边墙刻蚀，边墙刻蚀后，涂附一层光致抗蚀剂，进行P+区域的构图，再进行硼注入，注入后去除光致抗蚀剂；涂附一层光致抗蚀剂，进行N+区域的构图，再进行砷注入，注入后去除光致抗蚀剂；
11、根据权利要求1高压集成电路的制造方法，其特征在于，所述的进行接触孔的腐蚀包括步骤：淀积一层磷硅玻璃，再进行磷硅玻璃流动，涂附一层光致抗蚀剂，进行接触孔区域的构图，通过湿法加干法的方法，去除接触孔区域的磷硅玻璃。
12、一种高压集成电路，其特征在于，包括：
一衬底材料；
形成于衬底材料上的第一N型埋层、第二N型埋层、P型下隔离埋层；
生长于衬底材料上的外延层；
形成于外延层中、第二N型埋层的上方的深N型层区域；
形成于外延层中、P型下隔离层的上方的P型上隔离埋层；
形成于外延层表面的P型衬底区域及P形环；
生长于外延层表面的氧化层；
生长于氧化层上方的多晶硅层；
在外延层形成P+区域及N+区域；
在多晶硅层的上方沉积一层刻蚀后的硅化铝；
在外延层的表面淀积一层氮化硅。
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| Application Number | Priority Date | Filing Date | Title |
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| CN1632944A true CN1632944A (zh) | 2005-06-29 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101226986A Expired - Fee Related CN100477163C (zh) | 2003-12-24 | 2003-12-24 | 一种高压集成电路及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100477163C (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100358155C (zh) * | 2005-10-14 | 2007-12-26 | 西安电子科技大学 | 等离子体平板显示器寻址驱动芯片制备方法 |
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| US8889535B2 (en) | 2010-09-01 | 2014-11-18 | Csmc Technologies Fab1 Co., Ltd. | Semiconductor device and method for fabricating semiconductor buried layer |
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