CN1437250A - 用于生产cmos器件的方法 - Google Patents

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Abstract

一种用于生产CMOS器件的方法，包括：在硅基底上外延附生地形成应变硅锗SiGe层，其中应变硅锗SiGe层具有锗含量；外延附生地在应变硅锗SiGe层上形成硅保护层；在硅保护层上形成栅氧化层；在栅氧化层上淀积第一多晶硅层；将H+离子注入到在应变硅锗SiGe层和硅基底的界面之下的深度；通过浅沟槽隔离(STI)形成沟槽，所述沟槽延伸到硅基底中；将获得的结构退火以便松弛应变硅锗SiGe层；在所述结构上淀积氧化物层和第二多晶硅层，由此填满沟槽；将在上述步骤之后获得的结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部。

Description

用于生产CMOS器件的方法
相关申请
本申请与申请No.10/062,319和申请No.10/062,336有关，申请No.10/062,319为2002年1月31日提交的形成具有高锗含量的松弛SiGe层的方法，申请No.10/062,336为2002年1月31日提交的形成具有沟槽结构厚松弛SiGe层的方法。
技术领域
本发明涉及一种生产CMOS(互补型金属氧化物半导体)器件的方法，特别是涉及用于松弛SiGe(硅锗)层的晶格应变的方法和生产CMOS器件的方法，它们可以利用适合于商业化生产的STI(浅沟槽隔离(shallowtrench isolation))适当地生产高速CMOS集成电路。
背景技术
浅沟槽隔离(STI)之后SiGe层的应变松弛已经被提出，以便降低缺陷密度和结泄漏电流。
在增强迁移率的金属氧化物半导体场效应晶体管(MOSFET)器件应用中，已经将厚应变松弛Si1-xGex缓冲层用作薄应变硅层的实际上的衬基底，以便增加nMOS器件的载流子迁移率，如下面文献所报告的一样，即Welser et al.，Strain dependence of the performance enhancement instrained-Si n-MOSFETs(Welser等人，应变Si n-MOSFET性能增强的应变依赖性)，IEDM Conference Proceedings，P.373(1994)；Rim et al.，Enhanced hole mobilities in surface-channel strained-Si p-MOSFETs(Rim等人，增强表面沟道应变Si p-MOSFET的空穴迁移率)，IEDM ConferenceProceedings，P.517(1995)；及Nayak et al.，High-mobility Strained-SiPMOSFETs(Nayak等人，高迁移率应变Si PMOSFET)，IEEE Transactionson Electron Devices，Vol.43，1709(1996)。
文献，Hck et al.，High hole mobility in Si0.17Ge0.83 channel metal-oxide-semiconductor field-effect transistors grown by plasma-enhanced chemicalvapor deposition(Hck等人，由等离子增强化学蒸发淀积形成的Si0.17Ge0.83沟道金属氧化物半导体的场效应晶体管的高空穴迁移率)，Applied Physicsletters，76，3920，2000，报告了在应变释放SiGe缓冲层上p-MOSFET的制造。
文献，H.Trinkaus et al，Strain relaxation mechanism for hydrogen-implanted Si1-xGex/Si(100)heterostructures(H.Trinkaus等人，注入氢的Si1-xGex/Si(100)异质结构的应变松弛机理)，Appl.Phys.Lett.，76，3552，2000，报告了利用氢离子注入增加SiGe层的应变松弛程度并且降低穿线错位。然而，只是报告了在2000和2500之间的SiGe层的应变松弛。这种厚度的SiGe层的应变松弛对商业化的应用是不够的。同样，在应变释放SiGe层上的CMOS器件的其它报告也没有提供商业上可行的技术。
发明内容
本发明的目的是提供一种用于高速集成电路的CMOS Si1-xGex上的工艺集成流程(process integration flow)。
本发明的另一个目的是利用浅沟槽隔离(STI)制造CMOS Si1-xGex器件，该器件的硅锗SiGe有源边(active edge)没有槽口。
一种用于形成CMOS器件的方法，包括制备硅基底，所述方法包括在硅基底上形成多个器件区；在硅基底上外延附生地形成应变硅锗SiGe层，其中应变硅锗SiGe层具有在约20％至40％之间的锗含量；外延附生地在应变硅锗SiGe层上形成硅保护层；淀积栅氧化层；淀积第一多晶硅层；以约1×1016cm-2至4×1016cm-2的剂量，以这样的能量级，即适当地调节到具有深于硅锗SiGe：硅界面约2nm至100nm之间的投射深度(projected depth)，将氢离子注入到在硅锗SiGe层之下的深度。为了使SiGe层具有约300nm的厚度，氢离子能量级在约40KeV至80KeV之间。本发明的方法还包括通过浅沟槽隔离形成沟槽，所述沟槽延伸到硅基底中；在约700℃至900°之间的温度将该结构退火约5分至60分之间，以便松弛应变硅锗SiGe层；淀积氧化物层和第二多晶硅层，由此填满沟槽；将该结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部；及完成CMOS器件。
根据本发明的一个方面，提供一种用于生产CMOS器件的方法，包括：在硅基底上形成多个器件区；在硅基底上外延附生地形成应变硅锗SiGe层，应变硅锗SiGe层具有在约20％至40％之间的锗含量；外延附生地在应变硅锗SiGe层上形成硅保护层；在硅保护层上形成栅氧化层；在栅氧化层上淀积第一多晶硅层；将H+离子注入到在应变硅锗SiGe层和硅基底的界面之下的深度；通过浅沟槽隔离(STI)形成沟槽，所述沟槽延伸到硅基底中；在约700℃至900°之间的温度将通过形成沟槽的步骤获得的结构退火约5分至60分之间，以便松弛(relax)应变硅锗SiGe层；在所述结构上淀积氧化物层和第二多晶硅层，由此填满沟槽；将在上述步骤之后获得的结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部；及完成CMOS器件。
在本发明的一个实施例中，N型阱和P型阱形成在硅基底上的每一个器件区中。
在本发明的另一个实施例中，通过以约2×1013cm-2至5×1014cm-2的剂量，在40KeV至200KeV的能级注入磷离子，形成N型阱，并且以约2×1013cm-2至5×1014cm-2的剂量，在20KeV至80KeV的能级注入硼离子，形成P型阱。
在本发明的又一个实施例中，在形成应变硅锗SiGe层的步骤中，应变SiGe层淀积到约2500至4000之间的厚度。
在本发明的又一个实施例中，在形成保护硅层的步骤中，保护硅层形成到约50至300之间的厚度。
在本发明的又一个实施例中，所述形成沟槽是单步蚀刻。
在本发明的又一个实施例中，所述形成沟槽是双步蚀刻，所述双步蚀刻包括如下步骤：首先蚀刻第一多晶硅层，然后将被蚀刻的部分蚀刻到硅基底中。
在本发明的又一个实施例中，在注入H+离子的步骤中，H+离子注入到在应变SiGe层和硅基底的界面之下约2nm至100nm之间的投射深度。
在本发明的一个实施例中，在注入H+离子的步骤中，H+离子以约1×1016cm-2至4×1016cm-2之间的剂量，并且以在约40KeV至80KeV之间的能量注入。
根据本发明的另一方面，提供一种用于生产CMOS器件的方法，包括：制备在其上形成多个器件区的硅基底；在硅基底上外延附生地形成应变硅锗SiGe层，应变硅锗SiGe层具有在约20％和40％之间的锗含量和约2500至4000之间的厚度，并且应变SiGe层与硅基底形成界面；外延附生地在应变硅锗SiGe层上形成硅保护层；在硅保护层上形成栅氧化层；在栅氧化层上淀积第一多晶硅层，到约1000至3000之间的厚度；将H+离子注入到在应变硅锗SiGe层和硅基底的界面之下的深度；通过浅沟槽隔离STI形成沟槽，所述沟槽延伸到硅基底中；在约700℃至900°之间的温度将在上述步骤之后获得的结构退火约5分至60分之间，其中所述退火还提供沟槽侧壁的衬里氧化；在上述步骤之后获得的结构上淀积氧化物层和第二多晶硅层，由此填满沟槽；将在上述步骤之后获得的结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部；及完成CMOS器件，其包括LDD，晕圈(halo)注入(也就是，用于提高短沟效应的离子注入)，栅隔离片形成，源/漏离子注入，层间绝缘淀积，触点掩膜和蚀刻，以及电极的金属化。
在本发明的一个实施例中，N型阱和P型阱形成在硅基底上的每一个器件区中。
在本发明的又一个实施例中，通过以约2×1013cm-2至5×1014cm-2的剂量，在40KeV至200KeV的能级注入磷离子，形成N型阱，并且以约2×1013cm-2至5×1014cm-2的剂量，在20KeV至80KeV的能级注入硼离子，形成P型阱。
在本发明的又一个实施例中，所述形成保护硅层包括：将保护硅层形成到约50至300之间的厚度。
在本发明的又一个实施例中，在注入H+离子的步骤中，H+离子注入到在应变SiGe层和硅基底的界面之下约2nm至100nm之间的投射深度。
在本发明的又一个实施例中，在注入H+离子的步骤中，H+离子以约1×1016cm-2至4×1016cm-2之间的剂量，并且以在约40KeV至80KeV之间的能量注入。
在本发明的又一个实施例中，所述形成沟槽是单步蚀刻。
在本发明的又一个实施例中，所述形成沟槽是双步蚀刻，所述双步蚀刻包括如下步骤：首先蚀刻第一多晶硅层，然后将被蚀刻的部分蚀刻到硅基底中。
根据本发明的又一方面，提供了一种用于生产CMOS器件的方法，包括：制备在其上形成多个器件区的硅基底，N型阱和P型阱设置在每一个器件区中；在硅基底上外延附生地形成应变硅锗SiGe层，其中应变硅锗SiGe层具有在约20％和40％之间的锗含量和约2500至4000之间的厚度；外延附生地在应变硅锗SiGe层上形成硅保护层，到约50至300之间的厚度；在硅保护层上形成栅氧化层，到约10和60之间的厚度；在栅氧化层上淀积第一多晶硅层；以约1×1016cm-2至4×1016cm-2之间的剂量，并且以在约40KeV至80KeV之间的能量将H+离子注入到在应变SiGe层之下约2nm至100nm之间的深度；通过浅沟槽隔离STI形成沟槽，所述沟槽延伸到硅基底中；在约700℃至900°之间的温度将在上述步骤之后获得的结构退火约5分至60分之间；在上述步骤之后获得的结构上淀积氧化物层和第二多晶硅层，由此填满沟槽；将在上述步骤之后获得的结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部；及完成CMOS器件。
在本发明的一个实施例中，通过以约2×1013cm-2至5×1014cm-2的剂量，在40KeV至200KeV的能级注入磷离子，形成N型阱，并且以约2×1013cm-2至5×1014cm-2的剂量，在20KeV至80KeV的能级注入硼离子，形成P型阱。
在本发明的一另个实施例中，所述形成沟槽是单步蚀刻。
在本发明的一又个实施例中，所述形成沟槽是双步蚀刻，所述双步蚀刻包括如下步骤：首先蚀刻第一多晶硅层，然后将被蚀刻的部分蚀刻到硅基底中。
提供本发明的该发明概要和目的以便迅速理解本发明的特性。通过下面结合附图对优选实施例的详细描述，可以获得对本发明更深入的了解。
附图说明
图1-9描述了本发明的方法中的步骤。
具体实施方式
本发明的方法提供了商业上可行的集成方案，以便使CMOS器件具有SiGe层功能。首先参见图1，制备硅基底10，其中硅基底10可以是N型硅或P型硅，并且在硅基底10上形成N型阱(N-well)12和P型阱(P-well)14。外延附生形成的应变SiGe层16在硅基底10上形成到约2500至4000之间的厚度。这种外延附生的应变SiGe层(strained SiGe layer)具有在约20％至40％之间的锗含量。另一层硅，这里称为保护硅层(capsilicon layer)18，外延附生地形成到约50至300之间的厚度。
离子注入步骤在这种层状结构上进行。在优选实施例中，在该注入步骤，磷离子以约2×1013cm-2至5×1014cm-2的剂量，以在约40KeV至200KeV之间的能级注入，形成N型阱12，并且硼离子以约2×1013cm-2至5×1014cm-2的剂量，以在约20KeV至80KeV之间的能级注入，形成P型阱14。
如图2所示，一层栅氧化层20由CVD在图1所示的层状结构上形成，厚度在约10和60之间，并且第一层多晶硅22由CVD在栅氧化层20上形成，厚度在约1000至3000之间。
如图3所示，氢离子以高剂量，数量级为1×1016cm-2至4×1016cm-2，注入图2所示的层状结构中。氢离子以这样的能量级注入，即该能量级被适当地调节到具有深于外延附生的应变SiGe层16和硅基底10的界面约2nm至100nm之间的投射深度(projected depth)，该深度稍稍深于应变Si1-xGex层16的下部边缘的投射深度，如虚线24所示。为了使SiGe层16具有约300nm的厚度，氢离子能量级在约40KeV至80KeV之间。
图4描述了浅沟槽隔离(STI)蚀刻，它形成沟槽26，并且它可以是单步蚀刻(single step etch)或双步蚀刻(two step etch)。沟槽26的深度为约3000和5000之间，该深度足以使沟槽通过SiGe层延伸到N型阱和P型阱14中。在双步蚀刻的情形，多晶硅层首先被蚀刻，然后通过蚀刻形成硅STI沟槽。SiGe层通过在约700℃至900°之间的温度退火约5分至60分之间而被松弛。沟槽侧壁衬里(linear)被氧化，优选通过迅速热氧化，该步骤可以与SiGe松弛退火同时进行。
如图5所示，STI沟槽26由CVD充满氧化物28，以便形成氧化物层28。然后，由CVD第二多晶硅层30被淀积在氧化物层28上，并且氧化物层32被淀积在第二多晶硅层30上并且被平面化(planarized)。
然后，如图6所示，执行二阶段化学机械抛光(CMP)步骤。在该化学机械抛光步骤中，低选择性覆盖层(low selectivity blanket)CMP用在STI沟槽26中的氧化物层32上，并且高选择性覆盖层(high selectivityblanket)CMP用在沟槽26中的氧化物层28和第二多晶硅层30上，停止在沟槽26中的第二多晶硅层30的平面的顶部。第二多晶硅层30保持在沟槽26中，以便与第一多晶硅层22具有同样的高度，从而，层状结构整个平面化到第二多晶硅层30的水平面的顶部。
参见图7，第三多晶硅层34淀积，形成层状结构。第三多晶硅层34被掩模处理，并且第三多晶硅层34淀积在其上的层状结构被蚀刻到覆盖硅层18的水平面，以便在沟槽26中的氧化物层28，及在氧化物层28的两侧的层状结构，包括栅氧化层20，第一多晶硅层22，及第三多晶硅层34，剩余，如图8所示。然后，进行标准的CMOS器件制造技术，包括LDD，用于提高短沟效应(short channel effect)而执行的晕圈离子注入(Halo ion implantation)，栅隔离片(gate spacer)形成，源/漏离子(source/drain ion)注入，等。通过层间绝缘(ILD)淀积36，(在优选实施例中，淀积36是氧化物层)，触点掩模(contact masking)和蚀刻，以及使电极38，40，42，44，46和48金属化(metalization)，器件最后完成，如图9所示。
本发明方法的STI工艺比传统的现有技术的STI技术具有极大的优点。栅氧化层在STI沟槽被蚀刻到表面中之前形成，该表面提供了形成STI沟槽的平面。STI侧壁氧化物的形成稍稍使在STI沟槽的边缘的栅氧化层变厚。传统的STI工艺在STI活性边生产槽口，由于硅覆盖层非常薄，因此槽口将切入SiGe层，这将导致栅氧化层形成到位于有源器件区域边缘的SiGe层中。本发明的STI方法不产生这种槽口，由此提供了比现有技术，即传统的STI工艺更好的栅氧化层可靠性。
由此，披露了在STI形成之后将Si1-xGex CMOS与Si1-xGex松弛(relaxation)集成的工艺方法。可以理解，在权利要求所限定的的范围内可以做出进一步的改变和修改。

Claims (21)

1.一种用于生产CMOS器件的方法，包括：
在硅基底上形成多个器件区；
在硅基底上外延附生地形成应变硅锗SiGe层，其中应变硅锗SiGe层具有在约20％至40％之间的锗含量；
外延附生地在应变硅锗SiGe层上形成硅保护层；
在硅保护层上形成栅氧化层；
在栅氧化层上淀积第一多晶硅层；
将H+离子注入到在应变硅锗SiGe层和硅基底的界面之下的深度；
通过浅沟槽隔离(STI)形成沟槽，所述沟槽延伸到硅基底中；
在约700℃至900°之间的温度将通过形成沟槽的步骤获得的结构退火约5分至60分之间，以便松弛应变硅锗SiGe层；
在所述结构上淀积氧化物层和第二多晶硅层，由此填满沟槽；
将在上述步骤之后获得的结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部；及
完成CMOS器件。
2.根据权利要求1所述的方法，其中N型阱和P型阱形成在硅基底上的每一个器件区中。
3.根据权利要求2所述的方法，其中通过以约2×1013cm-2至5×1014cm-2的剂量，在40KeV至200KeV的能级注入磷离子，形成N型阱，并且以约2×1013cm-2至5×1014cm-2的剂量，在20KeV至80KeV的能级注入硼离子，形成P型阱。
4.根据权利要求1所述的方法，其中，在形成应变硅锗SiGe层的步骤中，应变SiGe层淀积为约2500至4000之间的厚度。
5.根据权利要求1所述的方法，其中，在形成保护硅层的步骤中，保护硅层形成为约50至300之间的厚度。
6.根据权利要求1所述的方法，其中所述形成沟槽是单步蚀刻。
7.根据权利要求1所述的方法，其中所述形成沟槽是双步蚀刻，所述双步蚀刻包括如下步骤：首先蚀刻第一多晶硅层，然后将被蚀刻的部分蚀刻到硅基底中。
8.根据权利要求1所述的方法，其中，在注入H+离子的步骤中，H+离子注入到应变SiGe层和硅基底的界面之下约2nm至100nm之间的投射深度。
9.根据权利要求8所述的方法，其中，在注入H+离子的步骤中，H+离子以约1×1016cm-2至4×1016cm-2之间的剂量，并且以在约40KeV至80KeV之间的能量注入。
10.一种用于生产CMOS器件的方法，包括：
制备在其上形成多个器件区的硅基底；
在硅基底上外延附生地形成应变硅锗SiGe层，其中应变硅锗SiGe层具有在约20％和40％之间的锗含量和约2500至4000之间的厚度，并且应变SiGe层与硅基底形成界面；
外延附生地在应变硅锗SiGe层上形成硅保护层；
在硅保护层上形成栅氧化层；
在栅氧化层上淀积第一多晶硅层，到约1000至3000之间的厚度；
将H+离子注入到在应变硅锗SiGe层和硅基底的界面之下的深度；
通过浅沟槽隔离STI形成沟槽，所述沟槽延伸到硅基底中；
在约700℃至900°之间的温度将在上述步骤之后获得的结构退火约5分至60分之间，其中所述退火还提供沟槽侧壁的衬里氧化；
在上述步骤之后获得的结构上淀积氧化物层和第二多晶硅层，由此填满沟槽；
将在上述步骤之后获得的结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部；及
完成CMOS器件，其包括LDD，晕圈注入(也就是，用于提高短沟效应的离子注入)，栅隔离片形成，源/漏离子注入，层间绝缘淀积，触点掩模和蚀刻，以及电极金属化。
11.根据权利要求10所述的方法，其中N型阱和P型阱形成在硅基底上的每一个器件区中。
12.根据权利要求11所述的方法，其中通过以约2×1013cm-2至5×1014cm-2的剂量，在40KeV至200KeV的能级注入磷离子，形成N型阱，并且以约2×1013cm-2至5×1014cm-2的剂量，在20KeV至80KeV的能级注入硼离子，形成P型阱。
13.根据权利要求10所述的方法，其中所述形成保护硅层包括：将保护硅层形成为约50至300之间的厚度。
14.根据权利要求10所述的方法，其中，在注入H+离子的步骤中，H+离子注入到应变SiGe层和硅基底的界面之下约2nm至100nm之间的投射深度。
15.根据权利要求14所述的方法，其中，在注入H+离子的步骤中，H+离子以约1×1016cm-2至4×1016cm-2之间的剂量，并且以在约40KeV至80KeV之间的能量注入。
16.根据权利要求10所述的方法，其中所述形成沟槽是单步蚀刻。
17.根据权利要求10所述的方法，其中所述形成沟槽是双步蚀刻，所述双步蚀刻包括如下步骤：首先蚀刻第一多晶硅层，然后将被蚀刻的部分蚀刻到硅基底中。
18.一种用于生产CMOS器件的方法，包括：
制备在其上形成多个器件区的硅基底，N型阱和P型阱设置在每一个器件区中；
在硅基底上外延附生地形成应变硅锗SiGe层，其中应变硅锗SiGe层具有在约20％和40％之间的锗含量和约2500至4000之间的厚度；
外延附生地在应变硅锗SiGe层上形成硅保护层，到约50至300之间的厚度；
在硅保护层上形成栅氧化层，其厚度在约10和60之间；
在栅氧化层上淀积第一多晶硅层；
以约1×1016cm-2至4×1016cm-2之间的剂量，并且以在约40KeV至80KeV之间的能量将H+离子注入到应变SiGe层之下约2nm至100nm的深度；
通过浅沟槽隔离STI形成沟槽，所述沟槽延伸到硅基底中；
在约700℃至900°之间的温度将在上述步骤之后获得的结构退火约5分至60分之间；
在上述步骤之后获得的结构上淀积氧化物层和第二多晶硅层，由此填满沟槽；
将在上述步骤之后获得的结构平面化到位于沟槽中的第二多晶硅层的部分的水平面的顶部；及
完成CMOS器件。
19.根据权利要求18所述的方法，其中通过以约2×1013cm-2至5×1014cm-2的剂量，在40KeV至200KeV的能级注入磷离子，形成N型阱，并且以约2×1013cm-2至5×1014cm-2的剂量，在20KeV至80KeV的能级注入硼离子，形成P型阱。
20.根据权利要求18所述的方法，其中所述形成沟槽是单步蚀刻。
21.根据权利要求18所述的方法，其中所述形成沟槽是双步蚀刻，所述双步蚀刻包括如下步骤：首先蚀刻第一多晶硅层，然后将被蚀刻的部分蚀刻到硅基底中。
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