KR100473663B1 - Ｃｍｏｓ 장치 제조방법 - Google Patents

Ｃｍｏｓ 장치 제조방법 Download PDF

Info

Publication number
KR100473663B1
KR100473663B1 KR10-2003-0006844A KR20030006844A KR100473663B1 KR 100473663 B1 KR100473663 B1 KR 100473663B1 KR 20030006844 A KR20030006844 A KR 20030006844A KR 100473663 B1 KR100473663 B1 KR 100473663B1
Authority
KR
South Korea
Prior art keywords
layer
forming
trench
kev
silicon substrate
Prior art date
Application number
KR10-2003-0006844A
Other languages
English (en)
Other versions
KR20030067514A (ko
Inventor
수성텅
이종-잔
마저-선
트위트더글라스제임스
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20030067514A publication Critical patent/KR20030067514A/ko
Application granted granted Critical
Publication of KR100473663B1 publication Critical patent/KR100473663B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

CMOS 장치 제조방법은, 실리콘 기판에 소정의 게르마늄 함유량을 가지는 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계; 그 스트레인화된 SiGe 층에 캡 실리콘 층을 에피택셜하게 형성하는 단계; 그 캡 실리콘 층에 게이트 옥사이드 층을 성장시키는 단계; 게이트 옥사이드 층에 제 1 폴리실리콘 층을 증착하는 단계; 스트레인화된 SiGe 층과 실리콘 기판의 인터페이스 아래의 깊이로 H+ 이온들을 주입하는 단계; STI (shallow trench isolation) 에 의해 실리콘 기판으로 연장되는 트렌치를 형성하는 단계; 상기 단계들에 의해 얻어진 구조를 어닐링하여 그 스트레인화된 SiGe 층을 릴렉스화시키는 단계; 상기 구조에 옥사이드 층과 제 2 폴리실리콘 층을 증착하여 트렌치를 충전시키는 단계; 상기 단계들 이후에 얻어진 구조를 트렌치에 위치하는 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계를 포함한다.

Description

ＣＭＯＳ 장치 제조방법 {METHOD FOR PRODUCING CMOS DEVICE}
본 명세서는 명칭이 "Method to form relaxed SiGe layer with high Ge content" 로 2002년 1 월 31 일자로 출원된 제 10/062,319 호 및 명칭이 "Method to form thick relaxed SiGe layer with trench structure" 로 2002 년 1 월 31 일자로 출원된 제 10/62,336 호와 관련된다.
본 발명은 CMOS 장치 제조방법에 관한 것으로, 특히 SiGe 층의 격자 스트레인을 완화시키기 위한 방법 및 CMOS 장치 제조방법에 관한 것이며, 상기 방법 의해 CMOS 장치들의 상업적 생산에 적합한 STI (shallow trench isolation) 를 이용하여 고속 CMOS 집적 회로들을 적절하게 제조할 수 있다.
결함 밀도 및 접합 누설 전류를 감소시키기 위해, STI 이후에 SiGe 층의 스트레인을 완화시키는 방법이 제안되어 있다.
이동성이 증가된 MOSFET 장치의 애플리케이션들에 있어서, 명칭이 "Strain dependence of the performance enhancement in strained-Si n-MOSFERs", IEDM Conference Proceedings, p.373 (1994) 으로 Welser 등; 명칭이 "Enhanced hole mobilities in surface-channel strained-Sip-MOSFETs, IEDM Conference Proceedings, p.517 (1995) 으로 Rim 등; 및 명칭이 "high-mobility Strained-Si PMOSFETs", IEEE Transactions on Electron Devices, Vol. 43, 1709 (1996) 으로 Nayak 등에 의해 기재된 바와 같이, 스트레인화된 얇은 실리콘 층들이 nMOS 장치들에 대한 캐리어 이동도를 증가시키기 위해 가상 기판들로서 스트레인-완화된 두꺼운 Si1-xGex 버퍼층들을 사용하였다.
명칭이 "High hole mobility in Si0.17Ge0.83 channel metal-oxide-semiconductor field-effect transistors grown by plasma-enhanced chemical vapor deposition", Applied Physics letters, 76, 3920, 2000 으로 Hock 등에 의해 기고된 논문에는, 스트레인 완화된 SiGe 버퍼의 p-MOSFET 제조방법이 기재되어 있다.
명칭이 "Strain relaxation mechanism for hydrogen-implanted Si1-xGex/Si (100) heterostructures", Appl. Phys. Lett., 76, 3552, 2000 으로 H.Trinkaus 등에 의해 기고된 논문에는, SiGe 층의 스트레인-완화의 정도를 증가시키고 스레딩 변위 (threading dislocation) 의 밀도를 감소시키기 위하여 수소 이온 주입을 이용하는 이점들이 기재되어 있다. 그러나, 2000Å 과 2500Å 사이의 SiGe 층의 스트레인-완화방법도 기재되어 있다. 이러한 두께의 SiGe 층의 스트레인-완화 방법은 상업적인 장치 애플리케이션에서 충분하지 않다. 또한, 스레레인 완화된 SiGe 층들의 CMOS 장치들에 대한 다른 논문들도 상업적으로 존립가능한 기술들을 제공하지는 못 하였다.
CMOS 장치 제조방법은, 실리콘 기판을 준비하는 단계, 그 기판에 복수의 장치 영역들을 형성하는 단계; 그 기판에 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계로서, SiGe 층은 약 20% 와 40 % 사이의 게르마늄 함유량을 가지는, 스트레인화된 SiGe 층 형성단계; SiGe 층에 캡 실리콘 층을 에피택셜하게 형성하는 단계: 게이트 옥사이드 층을 증착하는 단계; 제 1 폴리실리콘 층을 증착하는 단계; SiGe : 실리콘 인터페이스 보다 더 깊은 약 2 nm 내지 100 nm 사이의 투사 깊이를 가지도록 적절하게 조정된 에너지 레벨에서 약 1 ×1016 cm-2 내지 4 ×1016 cm-2 사이의 분량으로 SiGe 층 아래의 깊이에 H+ 이온을 주입하는 단계를 포함한다. 약 300 nm 의 두께를 가지는 SiGe 층에 있어서, 수소 이온 에너지 레벨은 약 40 keV 내지 80 keV 사이에 존재한다. 본 발명의 방법은 STI 에 의해 기판으로 연장되는 트렌치를 형성하는 단계; 그 구조를 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 사이 동안 어닐링하여 스트레인화된 SiGe 층을 릴렉스화시키는 단계; 옥사이드 층과 제 2 폴리실리콘 층을 증착하여 트렌치를 충전시키는 단계; 그 구조를 트렌치에 위치되는 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계; 및 CMOS 장치를 완성하는 단계를 포함한다.
본 발명의 일 태양에 따르면, CMOS 장치 제조방법은,
실리콘 기판에 복수의 장치 영역들을 형성하는 단계;
실리콘 기판에 약 20 % 내지 40 % 사이의 게르마늄 함유량을 가지는 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계; 그 스트레인화된 SiGe 층에 캡 실리콘 층을 에피택셜하게 형성하는 단계; 상기 캡 실리콘 층에 게이트 옥사이드 층을 성장시키는 단계; 상기 게이트 옥사이드 층에 제 1 폴리실리콘 층을 증착하는 단계; 상기 스트레인화된 SiGe 층과 실리콘 기판의 인터페이스 아래의 깊이로 H+ 이온들을 주입하는 단계; STI (shallow trench isolation) 에 의해 실리콘 기판으로 연장되는 트렌치를 형성하는 단계; 상기 트렌치 형성 단계에 의해 얻어진 구조를, 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 사이 동안 어닐링하여 상기 스트레인화된 SiGe 층을 릴렉스화시키는 단계; 상기 구조에 옥사이드 층 과 제 2 폴리실리콘 층을 증착하여 상기 트렌치를 충전시키는 단계; 상기 단계들 이후에 얻어진 구조를, 상기 트렌치에 위치되는 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계; 및 CMOS 장치를 완성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 실리콘 기판의 각 장치 영역에 N-웰 및 P-웰을 형성한다.
본 발명의 또 다른 실시예에 있어서, 상기 N-웰은 40 keV 내지 200 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 인 이온들을 주입함으로써 형성되며, 상기 P-웰은 20 keV 내지 80 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 붕소 이온들을 주입함으로써 형성된다.
본 발명의 또 다른 실시예에 있어서, 상기 스트레인화된 SiGe 층을 형성하는 단계에서, 상기 스트레인화된 SiGe 층을 약 2500Å 내지 4000Å 사이의 두께로 증착한다.
본 발명의 또 다른 실시예에서, 상기 캡 실리콘 층을 형성하는 단계에서, 상기 캡 실리콘 층을 약 50Å 내지 300Å 사이의 두께로 형성한다.
또 발명의 또 다른 실시예에서, 상기 트렌치를 형성하는 단계는 단일-스텝 에칭이다.
본 발명의 또 다른 실시예에서, 상기 트렌치를 형성하는 단계는 제 1 폴리실리콘 층을 에칭한 후 그 에칭된 부분을 상기 실리콘 기판쪽으로 에칭하는 단계를 포함하는 2 스텝 에칭이다.
본 발명의 또 다른 실시예에서, 상기 H+ 이온들을 주입하는 단계에서, 상기 스트레인화된 SiGe 층과 상기 실리콘 기판의 인터페이스 아래의, 약 2nm 내지 100 nm 사이의 투사 깊이로 H+ 이온들을 주입한다.
본 발명의 또 다른 실시예에 있어서, 상기 H+ 이온들을 주입하는 상기 단계에서, 약 40 keV 내지 80 keV 사이의 에너지로, 약 1 ×1016cm-2 내지 4 ×1016 cm-2 사이의 분량으로 H+ 이온들을 주입한다.
본 발명의 또 다른 태양에 따르면, CMOS 장치 제조 방법은,
복수의 장치 영역들이 형성되는 실리콘 기판을 준비하는 단계; 상기 실리콘 기판에 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계로서, 상기 스트레인화된 SiGe 층은 약 20% 내지 40% 사이의 게르마늄 함유량 및 약 2500Å 내지 4000Å 사이의 두께를 가지며, 상기 실리콘 기판과의 인터페이스를 형성하는, 스트레인화된 SiGe 층 형성 단계;
상기 스트레인화된 SiGe 층에 캡 실리콘 층을 에피택셜하게 형성하는 단계;
상기 캡 실리콘 층에 게이트 옥사이드 층을 성장시키는 단계;
상기 게이트 옥사이드 층에 제 1 폴리실리콘 층을, 약 1000Å 내지 3000Å 사이의 두께로 성장시키는 단계;
상기 스트레인화된 SiGe 층과 상기 실리콘 기판의 인터페이스 아래의 깊이로 H+ 이온들을 주입하는 단계;
STI 에 의해 상기 실리콘 기판으로 연장되는 트렌치를 형성하는 단계;
상기 단계들 이후에 얻어진 구조를, 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 사이 동안 어닐링하는 단계로서, 상기 트렌치 측벽도 라이너(liner) 산화시키는, 상기 어닐링 단계;
상기 단계들 이후에 얻어진 구조에 옥사이드 층과 제 2 폴리실리콘 층을 증착하여 상기 트렌치를 충전시키는 단계;
상기 단계들 이후에 얻어진 구조를, 상기 트렌치에 위치되는 상기 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계; 및
LDD, 헤일로(halo) 주입(즉, 쇼트-채널 효과를 향상시키기 위한 이온 주입), 게이트 스페이서 (spacer) 형성, 소스/드레인 이온 주입, 층간 유전체 증착, 컨택트 마스킹과 에칭, 및 전극들의 금속화에 의해, CMOS 장치를 완성하는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 실리콘 기판의 각 장치 영역에 N-웰 및 P-웰을 형성한다.
본 발명의 또 다른 실시예에서, 상기 N-웰은 40 keV 내지 200 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 인 이온들을 주입함으로써 형성되며, 상기 P-웰은 20 keV 내지 80 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 붕소 이온들을 주입함으로써 형성된다.
본 발명의 또 다른 실시예에 있어서, 상기 캡 실리콘 층을 형성하는 단계는, 약 50Å 내지 300Å 사이의 두께로 캡 실리콘 층을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 H+ 이온들을 주입하는 단계에서, 상기 스트레인화된 SiGe 층과 상기 실리콘 기판의 인터페이스 아래의, 약 2nm 내지 100 nm 사이의 투사 깊이로 H+ 이온들을 주입한다.
본 발명의 또 다른 실시예에 있어서, 상기 H+ 이온들을 주입하는 단계에서는, 약 40 keV 내지 80 keV 사이의 에너지에서, 약 1 ×1016cm-2 내지 4 ×1016 cm-2 사이의 분량으로, H+ 이온들을 주입한다.
본 발명의 또 다른 실시예에 있어서, 상기 트렌치를 형성하는 단계는, 단일-스텝 에칭이다.
본 발명의 또 다른 실시예에 있어서, 상기 트렌치를 형성 단계는 제 1 폴리실리콘 층을 에칭한 후 그 에칭된 부분을 상기 실리콘 기판쪽으로 에칭하는 단계를 포함하는 2 스텝 에칭이다.
본 발명의 또 다른 태양에 따르면, CMOS 장치 제조방법은,
각 장치 영역에 N-웰 및 P-웰이 제공되는, 복수의 장치 영역들이 형성되는 실리콘 기판을 준비하는 단계;
상기 실리콘 기판에 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계로서, 상기 SiGe 층은 약 2500Å 내지 4000Å 사이의 두께 및 약 20% 내지 40% 사이의 게르마늄 함유량을 가지는, 스트레인화된 SiGe 층 형성 단계;
상기 스트레인화된 SiGe 층에 약 50Å 내지 300Å 사이의 두께로 캡 실리콘 층을 에피택셜하게 형성하는 단계;
상기 캡 실리콘 층에 약 10Å 내지 60Å 사이의 두께로 게이트 옥사이드 층을 성장시키는 단계;
상기 게이트 옥사이드 층에 제 1 폴리실리콘 층을 증착시키는 단계;
상기 스트레인화된 SiGe 층 아래의, 약 2 nm 내지 100 nm 사이의 두께로, 약 40 keV 내지 80 keV 사이의 에너지에서, 약 1 ×1016cm-2 내지 4 ×1016cm -2 사이의 분량으로 H+ 이온들을 주입하는 단계;
STI 에 의해 상기 실리콘 기판으로 연장되는 트렌치를 형성하는 단계;
상기 단계들 이후에 얻어진 구조를, 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 사이 동안 어닐링하는 단계;
상기 단계들 이후에 얻어진 구조에 옥사이드 층과 제 2 폴리실리콘 층을 증착하여 상기 트렌치를 충전시키는 단계;
상기 단계들 이후에 얻어진 구조를, 상기 트렌치에 위치되는 상기 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계; 및
CMOS 장치를 완성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 N-웰은 40 keV 내지 200 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 인 이온들을 주입함으로써 형성되며, 상기 P-웰은 20 keV 내지 80 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 붕소 이온들을 주입함으로써 형성된다.
본 발명의 또 다른 실시예에 있어서, 상기 트렌치를 형성하는 단계는 단일-스텝 에칭이다.
본 발명의 또 다른 실시예에 있어서, 상기 트렌치를 형성하는 단계는, 상기 제 1 폴리실리콘 층을 에칭한 후 그 에칭된 부분을 상기 실리콘 기판쪽으로 에칭하는 단계를 포함하는 2 스텝 에칭이다.
본 발명의 목적은 고속 집적 회로용 CMOS Si1-xGex 장치의 집적 처리 흐름을 제공하는 것이다.
본 발명의 또 다른 목적은 STI를 이용하여 SiGe 액티브 에지에서 노치를 가지지 않는 CMOS Si1-xGex 장치를 제조하는 것이다.
본 발명의 특징을 빠르게 이해하기 위하여 본 발명의 개요 및 목적을 설명하였다. 또한, 첨부된 도면과 관련된 본 발명의 바람직한 실시예의 상세한 설명을 참조함으로써, 본 발명을 보다 완전하게 이해할 수 있다.
본 발명은 SiGe 층들을 통합하는 CMOS 장치들을 실용적으로 제조하기 위하여 상업적으로 존립가능한 집적 방식을 제공한다. 먼저, 도 1 을 참조하여, 실리콘 기판 (10) 을 준비하며, 여기서 실리콘 기판 (10) 은 N-웰 (12) 과 P-웰 (14) 이 형성되는 N-타입 실리콘 또는 P-타입 실리콘 중 어느 하나 일 수 있다. 에피택셜하게 성장되된, 스트레인화된 SiGe 층 (16) 을 약 2500Å 내지 4000Å 사이의 두께로 실리콘 기판 (10) 에 성장시킨다. 에피택셜하게 성장된, 스트레인화된 SiGe 층 (16) 은 약 20% 내지 40% 사이의 게르마늄 함유량을 가진다. 여기서 캡 실리콘 층 (18) 으로 지칭되는 또 다른 실리콘 층을 약 50Å 내지 300Å 사이의 두께로 에피택셜하게 성장시킨다.
이러한 적층 구조에 이온 주입단계를 수행한다. 이러한 주입 단계의 바람직한 실시예에서, 약 40 keV 내지 200 keV 사이의 에너지 레벨에서, 약 2 × 1013cm-2 내지 5 ×1014cm-2 의 분량으로 인 이온들을 주입하여 N-웰 (12) 을 형성하고, 20 keV 내지 80 keV 의 에너지 레벨에서, 2 ×1013cm-2 내지 5×1014cm -2 의 분량으로 붕소 이온들을 주입하여, P-웰 (14) 을 형성한다.
도 2 에 나타낸 바와 같이, CVD 에 의해 약 10Å 내지 60 Å 사이의 두께로 도 1 에 나타낸 적층 구조에 게이트 옥사이드 층 (20) 을 성장시키고, 그 게이트 옥사이드 층 (20) 에 CVD 에 의해 약 1000Å 내지 3000Å 사이의 두께로 제 1 폴리실리콘 층 (22) 을 성장시킨다.
도 3 을 참조하면, 도 2 에 나타낸 적층 구조에 1 ×1016cm-2 내지 4 ×1016cm-2 정도의 큰 분량으로 수소 이온들을 주입한다. 에피택셜하게 성장된, 스트레인화된 SiGe 층 (16) 과 실리콘 기판 (10) 의 인터페이스보다 더 깊은 약 2nm 내지 100nm 사이의 투사 깊이를 가지도록 적절히 조정된 에너지 레벨에서 수소 이온들을 주입하며, 이 인터페이스는 대시 라인 (24) 으로 나타낸 바와 같이, 스트레인화된 Si1-xGex 층 (16) 의 하부 마진보다 약간 더 깊은 투사 깊이를 가진다. 약 300 nm 의 두께를 가지는 SiGe 층 (16) 에 있어서, 할로겐 이온 에너지 레벨은 약 40 keV 내지 80 keV 사이에 존재한다.
도 4 는 단일 스텝 에칭 또는 2 스텝 에칭이 될 수 있는 STI (shallow trench isolation) 에칭을 나타내며, 이에 의해 트렌치 (26) 를 형성한다. 트렌치 (26) 은 SiGe 층을 통하여 N-웰과 P-웰으로 연장되기에 충분한, 약 3000Å 내지 5000Å 사이의 깊이를 가진다. 2 스텝 에칭의 경우에, 폴리실리콘 층을 먼저 에칭하고, 다시 에칭에 의해 실리콘 STI 트렌치를 형성한다. 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 사이 동안 SiGe 층을 어닐링하여 릴렉스화시킨다. 트렌치 측벽 라이너(liner) 는 RTO (rapid thermal oxidation) 에 의해 바람직하게 산화되며, 이 단계는 SiGe 릴렉세이션 어닐과 동시에 행해질 수 있다.
도 5 에 나타낸 바와 같이, CVD 에 의해 STI 트렌치 (26) 에 옥사이드 (28) 를 충전하여 옥사이드 층 (28) 을 형성한다. 그 후에, CVD 에 의해 그 옥사이드 층 (28) 에 제 2 폴리실리콘 층 (30) 을 증착하고, 제 2 폴리실리콘 층 (30) 에 옥사이드 층 (32) 을 증착하여 평탄화시킨다.
그 후에, 도 6 에 나타낸 바와 같이, 2 단계 CMP (chemical mechanical polishing) 의 단계를 수행한다. 이러한 CMP 단계에서, STI 트렌치 (26) 의 옥사이드 층 (32) 에 낮은 선택도 블랭킷 CMP 를 사용하고, 트렌치 (26) 의 옥사이드 층 (28) 과 제 2 폴리실리콘 층 (30) 에, 높은 선택도 블랭킷 CMP를 수행하여 트렌치 (26) 의 제 2 폴리실리콘 층 (30) 의 상부 레벨에서 중지한다. 제 1 폴리실리콘 층 (22) 의 높이와 동일한 높이를 가지도록 트렌치 (26) 에 제 2 폴리실리콘 층 (30) 이 남겨지므로, 적층 구조는 제 2 폴리실리콘 층 (30) 의 상부 레벨까지 완전히 평탄화된다.
도 7 을 참조하면, 제 3 폴리실리콘 층 (34) 을 증착하여 적층 구조를 형성한다. 제 3 폴리실리콘 층 (34) 를 마스킹하고, 제 3 폴리실리콘 층 (34) 이 증착된 적층 구조를 캡 실리콘 층 (18) 의 레벨로 에칭하여, 트렌치 (26) 의 옥사이드 층 (28) 과, 게이트 옥사이드 층 (20), 제 1 폴리실리콘 층 (22), 및 제 3 폴리실리콘 층 (34) 을 포함한, 옥사이드 층 (28) 양측의 적층 구조가 도 8 에 나타낸 바와 같이 남겨진다. 그 후에, LDD, 쇼트 채널 효과를 향상시키기 위해 수행되는 헤일로 이온 주입, 게이트 스페이서 형성, 소스/드레인 이온 주입 등을 포함한 표준 CMOS 장치 제조 기술을 수행한다. 바람직한 실시예에 옥사이드 층이 되는 ILD (interlayer dielectric deposition)(36), 컨택트 마스킹과 에칭, 및 전극들 (38, 40, 42, 44, 46, 및 48) 의 금속화에 의해, 도 9 에 나타낸 바와 같이 이 장치를 최종적으로 완성한다.
본 발명의 STI 처리 방법은 종래의 STI 기술에 비하여 현저한 이점들을 가진다. STI 트렌치 형성을 위한 평평한 표면으로, STI 트렌치를 에칭하기 이전에 게이트 옥사이드를 성장시킨다. STI 측벽 옥사이드의 성장은 STI 트렌치의 에지에서 게이트 옥사이드를 두껍게 한다. 종래의 STI 프로세스는, 캡 실리콘 층이 매우 얇으므로, SiGe 층으로 절단되는 STI 액티브 에지에서 노치(notch) 를 생성하며, 이에 의해 게이트 옥사이드는 액티브 장치 영역의 에지에서 SiGe 층으로 성장된다. 본 발명의 STI 방법은 이러한 노치를 생성하지 않으므로, 종래의 STI 처리 기술보다 더 우수한 게이트 옥사이드 신뢰성을 제공한다.
이와 같이, STI 형성 이후에 Si1-xGex 릴렉세이션을 이용한 Si1-xGex CMOS 의 집적처리 방법을 기술하였다. 첨부된 청구범위에 규정된 본 발명의 범위내에 추가적으로 변화 및 변경시킬 수 있음을 알 수 있다.
이상 설명한 바와 같이, 본 발명에 의해 고속 집적 회로용 CMOS Si1-xGex 장치의 집적 처리 흐름을 제공할 수 있다.
또한, STI를 이용하여 SiGe 액티브 에지에서 노치를 가지지 않는 CMOS Si1-xGex 장치를 제조할 수 있다.
도 1 내지 도 9 는 본 발명의 방법 단계들을 나타내는 도면.
※도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 16 : SiGe 층
18 : 캡 실리콘 층 20 : 게이트 옥사이드 층
22 : 제 1 폴리실리콘 층 28 : 옥사이드 층
30 : 제 2 폴리실리콘 층 32 : 옥사이드 층

Claims (21)

  1. 실리콘 기판에 복수의 장치 영역들을 형성하는 단계;
    상기 실리콘 기판에 약 20% 내지 40 % 사이의 게르마늄 함유량을 가지는 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계;
    상기 스트레인화된 SiGe 층에 에피택셜하게 캡 실리콘 층을 형성하는 단계;
    상기 캡 실리콘 층에 게이트 옥사이드 층을 성장시키는 단계;
    상기 게이트 옥사이드 층에 제 1 폴리실리콘 층을 증착하는 단계;
    상기 스트레인화된 SiGe 층과 상기 실리콘 기판의 인터페이스 아래의 깊이로 H+ 이온들을 주입하는 단계;
    STI (shallow trench isolation) 에 의해 상기 실리콘 기판으로 연장되는 트렌치를 형성하는 단계;
    상기 트렌치 형성 단계에 의해 얻어진 상기 구조를 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 동안 어닐링하여 상기 스트레인화된 SiGe 층을 릴렉스화시키는 단계;
    상기 구조에 옥사이드 층 및 제 2 폴리실리콘 층을 증착하여, 상기 트렌치를 충전시키는 단계;
    상기 단계들 이후에 얻어진 구조를, 상기 트렌치에 위치하는 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계; 및
    CMOS 장치를 완성하는 단계를 포함하는 것을 특징으로 하는 CMOS 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘 기판의 각 장치 영역에 N-웰 및 P-웰을 형성하는 것을 특징으로 하는 CMOS 장치 제조방법.
  3. 제 2 항에 있어서,
    상기 N-웰은 40 keV 내지 200 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 인 이온들을 주입함으로써 형성되며, 상기 P-웰은 20 keV 내지 80 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 붕소 이온들을 주입함으로써 형성되는 것을 특징으로 하는 CMOS 장치 제조방법.
  4. 제 1 항에 있어서,
    상기 스트레인화된 SiGe 층을 형성하는 단계에서, 상기 스트레인화된 SiGe 층을 약 2500Å 내지 4000Å 사이의 두께로 증착하는 것을 특징으로 하는 CMOS 장치 제조방법.
  5. 제 1 항에 있어서,
    상기 캡 실리콘 층을 형성하는 단계에서, 상기 캡 실리콘 층을 약 50Å 내지 300Å 사이의 두께로 형성하는 것을 특징으로 하는 CMOS 장치 제조방법.
  6. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는 단일-스텝 에칭인 것을 특징으로 하는 CMOS 장치 제조방법.
  7. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는 제 1 폴리실리콘 층을 에칭한 후 그 에칭된 부분을 상기 실리콘 기판쪽으로 에칭하는 단계를 포함하는 2 스텝 에칭인 것을 특징으로 하는 CMOS 장치 제조방법.
  8. 제 1 항에 있어서,
    상기 H+ 이온들을 주입하는 단계에서, 상기 스트레인화된 SiGe 층과 상기 실리콘 기판의 인터페이스 아래의, 약 2nm 내지 100 nm 사이의 투사 깊이로 H+ 이온들을 주입하는 것을 특징으로 하는 CMOS 장치 제조방법.
  9. 제 8 항에 있어서,
    상기 H+ 이온들을 주입하는 단계에서, 약 40 keV 내지 80 keV 사이의 에너지에서, 약 1 ×1016cm-2 내지 4 ×1016cm-2 사이의 분량으로 H+ 이온들을 주입하는 것을 특징으로 하는 CMOS 장치 제조방법.
  10. 복수의 장치 영역들이 형성되는 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판에 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계로서, 상기 스트레인화된 SiGe 층은 약 20% 내지 40% 사이의 게르마늄 함유량 및 약 2500Å 내지 4000Å 사이의 두께를 가지며, 상기 실리콘 기판과의 인터페이스를 형성하는, 스트레인화된 SiGe 층 형성 단계;
    상기 스트레인화된 SiGe 층에 캡 실리콘 층을 에피택셜하게 형성하는 단계;
    상기 캡 실리콘 층에 게이트 옥사이드 층을 성장시키는 단계;
    상기 게이트 옥사이드 층에 제 1 폴리실리콘 층을, 약 1000Å 내지 3000Å 사이의 두께로 성장시키는 단계;
    상기 스트레인화된 SiGe 층과 상기 실리콘 기판의 인터페이스 아래의 깊이로 H+ 이온들을 주입하는 단계;
    STI 에 의해 상기 실리콘 기판으로 연장되는 트렌치를 형성하는 단계;
    상기 단계들 이후에 얻어진 구조를, 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 사이 동안 어닐링하는 단계로서, 상기 트렌치 측벽 라이너 (liner) 도 또한 산화시키는, 상기 어닐링 단계;
    상기 단계들 이후에 얻어진 구조에 옥사이드 층과 제 2 폴리실리콘 층을 증착하여 상기 트렌치를 충전시키는 단계;
    상기 단계들 이후에 얻어진 구조를, 상기 트렌치에 위치되는 상기 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계; 및
    LDD, 헤일로 주입(즉, 쇼트-채널 효과를 향상시키기 위한 이온 주입), 게이트 스페이서 형성, 소스/드레인 이온 주입, 층간 유전체 증착, 컨택트 마스킹과 에칭, 및 전극들의 금속화에 의해, CMOS 장치를 완성하는 단계를 포함하는 것을 특징으로 하는 CMOS 장치 제조방법.
  11. 제 10 항에 있어서,
    상기 실리콘 기판의 각 장치 영역에 N-웰 및 P-웰을 형성하는 것을 특징으로 하는 CMOS 장치 제조방법.
  12. 제 11 항에 있어서,
    상기 N-웰은 40 keV 내지 200 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 인 이온들을 주입함으로써 형성되며, 상기 P-웰은 20 keV 내지 80 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 붕소 이온들을 주입함으로써 형성되는 것을 특징으로 하는 CMOS 장치 제조방법.
  13. 제 10 항에 있어서,
    상기 캡 실리콘 층을 형성하는 단계는 약 50Å 내지 300Å 사이의 두께로 캡 실리콘 층을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 장치 제조방법.
  14. 제 10 항에 있어서,
    상기 H+ 이온들을 주입하는 단계에서, 상기 스트레인화된 SiGe 층과 상기 실리콘 기판의 인터페이스 아래의, 약 2nm 내지 100 nm 사이의 투사 깊이로 H+ 이온들을 주입하는 것을 특징으로 하는 CMOS 장치 제조방법.
  15. 제 14 항에 있어서,
    상기 H+ 이온들을 주입하는 단계에 있어서, 약 40 keV 내지 80 keV 사이의 에너지에서, 약 1 ×1016cm-2 내지 4 ×1016cm-2 사이의 분량으로 H+ 이온들을 주입하는 것을 특징으로 하는 CMOS 장치 제조방법.
  16. 제 10 항에 있어서,
    상기 트렌치를 형성하는 단계는, 단일-스텝 에칭인 것을 특징으로 하는 CMOS 장치 제조방법.
  17. 제 10 항에 있어서,
    상기 트렌치를 형성하는 단계는 제 1 폴리실리콘 층을 에칭한 후 그 에칭된 부분을 상기 실리콘 기판쪽으로 에칭하는 단계를 포함하는 2 스텝 에칭인 것을 특징으로 하는 CMOS 장치 제조방법.
  18. 각 장치 영역에 N-웰 및 P-웰이 제공되는, 복수의 장치 영역들이 형성되는 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판에 스트레인화된 SiGe 층을 에피택셜하게 형성하는 단계로서, 상기 SiGe 층은 약 2500Å 내지 4000Å 사이의 두께 및 약 20% 내지 40% 사이의 게르마늄 함유량을 가지는, 스트레인화된 SiGe 층 형성 단계;
    상기 스트레인화된 SiGe 층에 약 50Å 내지 300Å 사이의 두께로 캡 실리콘 층을 에피택셜하게 형성하는 단계;
    상기 캡 실리콘 층에 약 10Å 내지 60Å 사이의 두께로 게이트 옥사이드 층을 성장시키는 단계;
    상기 게이트 옥사이드 층에 제 1 폴리실리콘 층을 증착시키는 단계;
    상기 스트레인화된 SiGe 층 아래의 약 2 nm 내지 100 nm 사이의 두께로, 약 40 keV 내지 80 keV 사이의 에너지에서, 약 1 ×1016cm-2 내지 4 ×1016cm -2 사이의 분량으로 H+ 이온들을 주입하는 단계;
    STI 에 의해 상기 실리콘 기판으로 연장되는 트렌치를 형성하는 단계;
    상기 단계들 이후에 얻어진 구조를, 약 700℃ 내지 900℃ 사이의 온도로 약 5 분 내지 60 분 사이 동안 어닐링하는 단계;
    상기 단계들 이후에 얻어진 구조에 옥사이드 층과 제 2 폴리실리콘 층을 증착하여 상기 트렌치를 충전시키는 단계;
    상기 단계들 이후에 얻어진 구조를, 상기 트렌치에 위치되는 상기 제 2 폴리실리콘 층 부분의 상부 레벨까지 평탄화하는 단계; 및
    상기 CMOS 장치를 완성하는 단계를 포함하는 것을 특징으로 하는 CMOS 장치 제조방법.
  19. 제 18 항에 있어서,
    상기 N-웰은 40 keV 내지 200 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 인 이온들을 주입함으로써 형성되며, 상기 P-웰은 20 keV 내지 80 keV 의 에너지 레벨에서, 약 2 ×1013cm-2 내지 5 ×1014cm-2 의 분량으로, 붕소 이온들을 주입함으로써 형성되는 것을 특징으로 하는 CMOS 장치 제조방법.
  20. 제 18 항에 있어서,
    상기 트렌치를 형성하는 단계는 단일-스텝 에칭인 것을 특징으로 하는 CMOS 장치 제조방법.
  21. 제 18 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 제 1 폴리실리콘 층을 에칭한 후 그 에칭된 부분을 상기 실리콘 기판쪽으로 에칭하는 단계를 포함하는 2 스텝 에칭인 것을 특징으로 하는 CMOS 장치 제조방법.
KR10-2003-0006844A 2002-02-07 2003-02-04 Ｃｍｏｓ 장치 제조방법 KR100473663B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/072,183 US6583000B1 (en) 2002-02-07 2002-02-07 Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US10/072,183 2002-02-07

Publications (2)

Publication Number Publication Date
KR20030067514A KR20030067514A (ko) 2003-08-14
KR100473663B1 true KR100473663B1 (ko) 2005-03-10

Family

ID=22106091

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0006844A KR100473663B1 (ko) 2002-02-07 2003-02-04 Ｃｍｏｓ 장치 제조방법

Country Status (5)

Country Link
US (1) US6583000B1 (ko)
JP (1) JP2003234453A (ko)
KR (1) KR100473663B1 (ko)
CN (1) CN1263119C (ko)
TW (1) TW574747B (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030049893A1 (en) * 2001-06-08 2003-03-13 Matthew Currie Method for isolating semiconductor devices
WO2003017336A2 (en) * 2001-08-13 2003-02-27 Amberwave Systems Corporation Dram trench capacitor and method of making the same
US6746902B2 (en) * 2002-01-31 2004-06-08 Sharp Laboratories Of America, Inc. Method to form relaxed sige layer with high ge content
JP4750342B2 (ja) * 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
JP2004079912A (ja) * 2002-08-21 2004-03-11 Sharp Corp 半導体基板改質方法およびこの方法を用いた半導体装置
US6867428B1 (en) * 2002-10-29 2005-03-15 Advanced Micro Devices, Inc. Strained silicon NMOS having silicon source/drain extensions and method for its fabrication
JP2004153173A (ja) * 2002-10-31 2004-05-27 Sharp Corp 半導体装置の製造方法
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US6825086B2 (en) * 2003-01-17 2004-11-30 Sharp Laboratories Of America, Inc. Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner
KR100543472B1 (ko) 2004-02-11 2006-01-20 삼성전자주식회사 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법
WO2004081982A2 (en) * 2003-03-07 2004-09-23 Amberwave Systems Corporation Shallow trench isolation process
US20040224469A1 (en) * 2003-05-08 2004-11-11 The Board Of Trustees Of The University Of Illinois Method for forming a strained semiconductor substrate
US6846720B2 (en) * 2003-06-18 2005-01-25 Agency For Science, Technology And Research Method to reduce junction leakage current in strained silicon on silicon-germanium devices
JP4627974B2 (ja) * 2003-08-01 2011-02-09 セイコーインスツル株式会社 半導体装置の製造方法
US7259053B2 (en) * 2003-09-22 2007-08-21 Dongbu Electronics Co., Ltd. Methods for forming a device isolation structure in a semiconductor device
US6939751B2 (en) * 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
US7078723B2 (en) * 2004-04-06 2006-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Microelectronic device with depth adjustable sill
US20050230763A1 (en) * 2004-04-15 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a microelectronic device with electrode perturbing sill
US7098119B2 (en) * 2004-05-13 2006-08-29 Taiwan Semiconductor Manufacturing Co. Ltd. Thermal anneal process for strained-Si devices
US7037794B2 (en) * 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
DE102004031710B4 (de) * 2004-06-30 2007-12-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
US7241670B2 (en) * 2004-09-07 2007-07-10 Sharp Laboratories Of America, Inc Method to form relaxed SiGe layer with high Ge content using co-implantation of silicon with boron or helium and hydrogen
US7176072B2 (en) * 2005-01-28 2007-02-13 Sharp Laboratories Of America, Inc Strained silicon devices transfer to glass for display applications
US20060172480A1 (en) * 2005-02-03 2006-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Single metal gate CMOS device design
TWI308376B (en) * 2005-06-20 2009-04-01 Mears Technologies Inc Method for making a semiconductor device including shallow trench isolation (sti) regions with a superlattice therebetween
US8003470B2 (en) * 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
CN100481317C (zh) * 2005-11-17 2009-04-22 中芯国际集成电路制造(上海)有限公司 集成电路制造的扫描电子显微镜的样品结构及其制备方法
US7656049B2 (en) * 2005-12-22 2010-02-02 Micron Technology, Inc. CMOS device with asymmetric gate strain
KR100782497B1 (ko) * 2006-11-20 2007-12-05 삼성전자주식회사 얇은 응력이완 버퍼패턴을 갖는 반도체소자의 제조방법 및관련된 소자
US20080290420A1 (en) * 2007-05-25 2008-11-27 Ming-Hua Yu SiGe or SiC layer on STI sidewalls
US9006052B2 (en) 2010-10-11 2015-04-14 International Business Machines Corporation Self aligned device with enhanced stress and methods of manufacture
US8609509B2 (en) * 2011-09-22 2013-12-17 Globalfoundries Inc. Superior integrity of high-k metal gate stacks by forming STI regions after gate metals
CN104465532B (zh) * 2013-09-24 2017-06-16 旺宏电子股份有限公司 浅沟道隔离结构及其制造方法
CN103681457B (zh) * 2013-12-30 2018-05-29 上海集成电路研发中心有限公司 浅沟槽隔离结构的形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994866A (en) * 1988-01-07 1991-02-19 Fujitsu Limited Complementary semiconductor device
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
DE19802977A1 (de) 1998-01-27 1999-07-29 Forschungszentrum Juelich Gmbh Verfahren zur Herstellung einer einkristallinen Schicht auf einem nicht gitterangepaßten Substrat, sowie eine oder mehrere solcher Schichten enthaltendes Bauelement
DE19859429A1 (de) * 1998-12-22 2000-06-29 Daimler Chrysler Ag Verfahren zur Herstellung epitaktischer Silizium-Germaniumschichten
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same

Also Published As

Publication number Publication date
TW574747B (en) 2004-02-01
TW200303073A (en) 2003-08-16
KR20030067514A (ko) 2003-08-14
CN1437250A (zh) 2003-08-20
JP2003234453A (ja) 2003-08-22
US6583000B1 (en) 2003-06-24
CN1263119C (zh) 2006-07-05

Similar Documents

Publication Publication Date Title
KR100473663B1 (ko) Ｃｍｏｓ 장치 제조방법
US9401424B2 (en) High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7781800B2 (en) Embedded silicon germanium using a double buried oxide silicon-on-insulator wafer
US6635909B2 (en) Strained fin FETs structure and method
US7138310B2 (en) Semiconductor devices having strained dual channel layers
US7928474B2 (en) Forming embedded dielectric layers adjacent to sidewalls of shallow trench isolation regions
US7888214B2 (en) Selective stress relaxation of contact etch stop layer through layout design
JP3678661B2 (ja) 半導体装置
US20060006412A1 (en) Semiconductor substrate, method of manufacturing the same and semiconductor device
JP2006237263A (ja) 半導体集積回路装置およびその製造方法
JP2000031491A (ja) 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法
US20090315115A1 (en) Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
US20090162980A1 (en) Method of manufacturing semiconductor device
US6323073B1 (en) Method for forming doped regions on an SOI device
JP3901957B2 (ja) 半導体基板の製造方法及びその方法により製造された半導体装置
KR100760912B1 (ko) 반도체 소자 및 그 제조 방법
KR20070070868A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110127

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee