TW574747B - Method for producing CMOS device - Google Patents

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Description

574747 (1) 玖、發明說明 —.發明所屬技術領域 本發明關係於生產CMOS裝置的方法，更明確地說，關係 於用以放鬆SiGe層之晶格應變的方法及用以生產一 CMOS 裝置的方法，其可以適當地使用STI(淺溝渠絕緣）生產高速 CMOS積體電路，該方法係適用於商業生產CMOS裝置。 二.先前技術 在淺溝渠絕緣（STI)後之SiGe層的應變放鬆已經被提出 以降低缺陷密度及接面洩漏電流。 於加強型移動率MOSFET裝置應用中，厚應變放鬆 S i 1 · X G e x緩衝層已經被用以作爲薄應變砂層之虛擬基板，以如 同由Welser等人所報導於1"4年之IEDM會議會報第373 頁之”於應變Si n-MOSFET中之效能加強的應變相依性”；由 Rim等人所報導於1"5年之IEDM會議會報第517頁之，，於 表面通道應變Si -pMOSFET中之加強電洞移動率”；及由 Nayak等人所報導於 I"6年；[EEE之電子裝置會議 V〇1.43，1 709之”高移動率應變Si PMOSFET”所述地增加 nMOS裝置的載子移動率。 H0ck等人所述於2000年之應用物理報76,3 92〇之，，由 電漿加強化學氣相沉積法所成長之SiG.17GeG.83通道金屬氧 化物半導體場效電晶體中之高電洞移動率，，報告了在應變放 鬆SiGe緩衝層上製造一 p-MOSFET。 於H.Trinkaus等人所述於2000年之應用物理報之，，用 於佈植氫Si^xGex/sio 00)異質結構之應變放鬆機制，，已經報 -6 - (2) (2)574747 告使用氫佈植的優點有增加SiGe層的應變放鬆的程度及降 低線差排的密度。.然而，提出一於2 0 0 0埃與2 5 0 0埃間之 SiGe層之應變放鬆。此厚度之SiGe層的應變放鬆並不足以 作爲商用裝置應用。同樣地，其他對應變放鬆SiGe層上之 CMOS裝置的報告並未提供商業上可行之技術。 三.發明內容 一種形成一 CMOS裝置的方法，包含備製一矽基板，包括 在基板上形成多數裝置區域；在基板上磊晶形成一應變SiGe 層，其中SiGe層具有於約20%至40%間之鍺含量；在SiGe層 上磊晶形成一矽蓋層；沉積一閘氧化層；沉積一第一多晶矽層； 將H +離子佈植入SiGe層下的一深度，以約lxl016cnT2至 4xl016cnT2的劑量，及以適當調整之能量位準，以具有較SiGe: 矽界面爲深的約2nm至lOOnm之投射深度。對於具有約 3 00奈米厚度的SiGe層，氬離子能量位準係於約40keV至 8 OkeV之間。本發明的方法更包含藉由淺溝渠絕緣形成一溝 渠，以延伸入該基板；以約700°C至900°C間之溫度，回火該結 構約五分鐘至六十分鐘之間，以放鬆該應變SiGe層；沉積一 氧化物層及一第二多晶矽層，藉以塡充該溝渠；平坦化該結構 至位在該溝渠中之第二多晶矽層的部份位置的頂部；及完成 該CMOS裝置。 依據本發明的一態樣，其中提供有一生產一 CMOS裝置 的方法，包含步驟：在一矽基板上形成多數裝置區域；在矽基板 上磊晶形成一應變SiGe層，該應變SiGe層具有約20%至 40%間之鍺含量；在應變SiGe層上，晶晶形成一矽蓋層；在該 (3) (3)574747 矽蓋層上成長一聞氧化層；在該聞氧化層上，沉積一第一多晶 矽層；佈植H +離子至應變SiGe層與矽基板間之界面下的一 深度；藉由一淺溝渠絕緣（STI)形成一溝渠，其延伸入該矽基板； 回火該由形成溝渠步驟所取得之結構，於約700°C至900°C間 之溫度，於約五分鐘至六十分鐘間，以放鬆該應變SiGe層；沉 積一氧化物層與一第二多晶矽層在結構上，藉以塡充該溝渠； 平坦化在上述步驟後所取得之結構，至位於該溝渠中之第二 多晶矽層部份位準的頂部；及完成CMOS裝置。 於本發明的一實施例中，一 N-井及一 P-井係形成在矽基 板上的每一裝置區域中。 於本發明的另一實施例中，該N-井係藉由以約 2xl013cm·2 至 5xl014cm·2 的劑量及於 40keV 至 200keV 的能 量位準佈植磷離子加以形成，及該P-并係藉由以約2x1 013cnT 2至5xl014cnT2的劑量及於20keV至80keV之能量位準佈植 硼離子加以形成。 於本發明的另一實施例中，在形成應變SiGe層的步驟中， 應變SiGe層係沉積至約25 00埃至約4000埃的厚度。 於本發明的另一實施例中，在形成蓋矽層的步驟中，蓋矽 層係形成至約50埃至300埃間之厚度。 本發明的另一實施例中，該形成一溝渠係爲一單步驟蝕 刻。 於本發明的另一實施例中，該形成一溝渠係爲一兩步驟 蝕亥11，其包含蝕刻第一多晶矽層，然後，蝕刻被蝕刻的部份進入 矽基板中。 於本發明的另一實施例中5於佈植H+離子的步驟中，H + -8- (4) (4)574747 離子係被佈植在應變SiGe層與矽基板間之界面下約2nm至 lOOnm之投射深度。 於本發明的另一實施例中，於佈植H+離子的步驟中，H + 離子係被佈植在於約lxl〇16cnT2至4xl016cnT2間之劑量，及 於約40keV至80keV間之能量。 依據本發明的另一態樣，其中提供有一生產一 CMOS裝 置的方法，包含步驟：備製一矽基板，其上形成有多數裝置區域； 在矽基板上，磊晶形成一應變SiGe層，該應變SiGe層具有於 約20%至40%間之鍺含量及厚度於約2500埃至約4000埃， 其形成一與矽基板的界面；嘉晶形成一矽蓋層在該應變SiGe 層上；在該矽蓋層上，成長一聞氧化層；成長一第一多晶矽層在 該閘氧化層上，至於約1 000埃至3000埃間的厚度；佈植H +離 子至應變SiGe層及矽基板間之界面下一深度；藉由STI形成 一溝渠，該溝渠延伸入該矽基板；以約700°C至900°C間之溫 度，回火在上述步驟後所取得之結構，於約五分鐘至約六十分 鐘，該回火同時提供溝渠側壁的線性氧化；沉積一氧化物層與 一第二多晶矽層於上述步驟後所取得之結構上，藉以塡充該 溝渠；平坦化在上述步驟後所取得之結構，至位於該溝渠內之 第二多晶矽層部份之位準的頂部；及完成該CMOS裝置，包含 LDD、暈（halo)佈植（即用以改良短通道效應的離子佈植）、 閘間隔層形成、源/汲極離子佈植、內介電層沉積、接觸遮 罩及鈾刻、及電極的金屬化。 於本發明的一實施例中，一 N-井及一 P-井係形成在矽基 板的每一裝置區域上。 於本發明的另一實施例中，該N-井係藉由以約 -9- (5) (5)574747 2xl013cm·2 至 5xl014cm·2 之劑量及 40keV 至 200keV 的能量 位準佈植磷離子加以形成，及P-井係藉由以約2xl013cm_2至 5xl〇14CnT2之劑量及20keV至80keV的能量位準佈植硼離 子加以形成。 於本發明的另一實施例中，該形成一蓋矽層包含形成一 蓋矽層至約50埃至3 00埃的厚度。 於本發明的另一實施例中，於佈植H+離子的步驟中，H + 離子被佈植入在應變SiGe層與矽基板之界面下約2nm至 lOOnm的投射深度。 於本發明的另一實施例中，在佈植H+離子的步驟中，H + 離子係以於約1 X 1 0 16 c πΓ2至4 X 1 0 16 c m ·2之劑量及於約 40keV至80keV能量加以佈植。 於本發明的另一實施例中，該形成一溝渠爲一單一步驟 鈾刻。 於本發明的另一實施例中，該形成一溝渠爲一兩步驟蝕 刻，其包含蝕刻第一多晶矽層，然後，蝕刻該被蝕刻的部份進入 矽基板中。 依據本發明的另一態樣，其中提供有一種生產CMOS裝 置的方法，其包含步驟：備製一矽基板，其上形成有多數裝置區 域，一 N -井及一 P -井係提供於每一裝置區域中；磊晶形成一 應變SiGe層在該矽基板上，其中該SiGe層有一約於20%至 40%的鍺含量及於約2 500埃至4000埃間的厚度；在該應變 SiGe層上，磊晶形成一矽蓋層至約50埃至300埃的厚度；在 該矽蓋層上成長一閘氧化層，至於約1 〇埃至6 0埃間之厚度； 沉積一第一多晶矽層在該閘氧化層上；以於約1 X 1 〇16cni·2至 -10- (6) (6)574747
4xl〇16CirT2的劑量及於約40keV至80keV的能量，佈植H+離 子至該應變SiGe層下約2nm至lOOnm間的深度；藉由STI 形成一溝渠，該溝渠延伸入該矽基板；回火該由上述步驟所取 得之結構，以於約700°C至900°C的溫度進行於約五分鐘至六 十分鐘；沉積一氧化物層及一第二多晶矽層在上述步驟後所 取得之結構上，藉以塡充該溝渠；平坦化在上述步驟後所取得 之結構，至位在該溝渠中之第二多晶矽層部份位準頂部；及完 成該CMOS裝置。 於本發明的一實施例中，該N-井係藉由以約2xl013cnT2 至5xl014cm·2的劑量及於約40keV至200keV的能量位準， 佈植磷離子加以形成，及P-井係藉由以約2xl013cnT2至 5xl014cnT2的劑量及於約20keV至80keV的能量位準佈植 硼離子加以形成。 於本發明的另一實施例中，該形成一溝渠係爲單一步驟 蝕刻。 於本發明的另一實施例中，該形成溝渠係爲一兩步驟蝕 刻，其包含蝕刻第一多晶矽層，然後，蝕刻該被蝕刻部份進入矽 基板。 本發明的一目的爲在用於高速整合電路的CMOS SinGex裝置上，提供一種製程整合流程。 本發明的另一目的爲使用STI以製造一 CMOS Sii.xGex 裝置，其在該SiGe作動邊緣具未有一缺口。 本發明的內容與目的係被提供以快速了解本發明的本 質。本發明的全面了解可以藉由參考以下實施方式配合附圖 的說明加以取得。 -11 - (7) (7)574747 四.實施方式 本發明的方法提供一商業可行之整合設計，以製作加入 有SiGe層功能的CMOS裝置。參考第1圖，係備製有一政基 板1〇,其中，矽基板10可以爲一 N型矽或P型矽，其上形成有 N-井12及P-井14。一磊晶生長之應變siGe層16係被成長 於該矽基板10上，至約2500埃至4000埃間之厚度。此嘉晶 應變SiGe層16具有於約20%至40%間之鍺含量。於此被稱 爲蓋矽層1 8之另一矽層係磊晶成長至於約5 0埃至3 0 0埃間 之厚度。 離子佈植步驟係執彳丁於此一分層結構上。於較佳實施例 中，在此佈植步驟中，憐離子係以約2xl013cm·2至5xl014cm·2 的劑量，以於約40keV至200keV的能量位準加以佈植，以形 成N-井12,及硼離子係以約2xl013cm·2至5xl014cm·2的劑 量，以於約20keV至80keV的能量位準加以佈植，以形成p-井14。 如於第2圖所75,一層聞氧化層20係藉由CVD而成長 於如第1圖所示之分層結構上，至約1 0埃至60埃間之厚度， 及一第一層的多晶矽22係藉由CVD成長於該閘氧化層20 上，至於約1000埃至3000埃間之厚度。 參考第3圖，氫離子被以一重劑量佈植如於第2圖所示 之分層結構中，該劑量係約lxl〇16cm·2至4xl016cm·2。氫離 子係以適當調整之能量位準加以佈植，以具有較該磊晶應變 SiGe層16及砂基板10之界面爲深約2nm至l〇〇nm間之一 投射深度，其係爲較應變層16之下緣爲深的投射深 -12- (8) (8)574747 度，如同虛線24所示。對於具有厚度約3 00奈米的SiGe層 16,氫離子能量位準係於約40keV至SOkeV之間。 第4圖描繪一淺溝渠絕緣（STI)蝕刻，其形成一溝渠26, 及其可以爲單一步驟蝕刻或兩步驟蝕刻。溝渠26具有於約 3〇〇〇埃及5000埃間之一深度，其係足以延伸該溝渠穿過該 SiGe層進入N-井及P-井。於兩步驟蝕刻時，多晶矽層被首 先蝕亥U，然後，砂STI溝渠藉由鈾刻加以形成。SiGe層係以回 火於約70 至900°C間之一溫度，於約5分鐘至60分鐘加 以放鬆。一溝渠側壁襯墊較佳藉由快速熱氧化（RTO)加以氧 化，該步驟可以與SiGe放鬆回火步驟加以同時完成。 如於第5圖所示，STI溝渠26被以CVD塡充以氧化物 28,以形成氧化層28。一第二多晶矽層30然後以CVD沉積 在氧化物層28上，及一氧化物層32係沉積在第二多晶矽層 30上並被平坦化。 隨後，如第6圖所示，執行一兩步驟化學機械硏磨（CMP) 的步驟。於此化學機械硏磨步驟中，一低選擇性全面CMP係 被用於在STI溝渠26中之氧化物層32上，及一高選擇性全 面CMP係用於在溝渠26中之氧化物層28與第二多晶矽層 30上，停止在該溝渠26中之第二多晶矽層30之位準的頂 部。該第二多晶矽層30保留於溝渠26中，以具有與第一多 晶矽層22之高度相同的高度，使得分層結構被整個平坦化至 第二多晶矽層3 0位準的頂部。 參考第7圖，一第三多晶矽層34係沉積，以形成一分層 結構。一第三多晶矽層34被遮罩，及已沉積有第三多晶矽層 34的分層結構係被蝕刻至蓋矽層18的位準，使得在溝渠26 -13- 574747 Ο) 中之氧化物層2S，及在氧化物層28兩側的分層結構，包含有 閘氧化層20、第一多晶矽層22及第三多晶矽層34係被保 持爲如第8圖所示。然後，執行標準CMOS裝置製造技術，包 含LDD、用以執行以改良短通道效應的暈離子佈植、閘極 分隔層形成、源/汲極離子佈植等等。該裝置最後完成如第 9圖所示，於較佳實施例中，該藉由內層介電層（ILD)沉積36 係爲一氧化物層、接觸遮罩及蝕亥[J，及電極38、40、42、 44、46及48的金屬化。 本發明方法之STI製程具有優於傳統先前技術STI製程 的重大優點。閘氧化層係成長於STI溝渠被蝕刻入表面之前， 這提供了用於STI溝渠形成的平坦表面。STI側壁氧化物的 成長略微加厚了在STI溝渠的邊處之閘氧化層。一傳統STI 製程在STI作動邊緣產生一缺口，這是，因爲該矽蓋很薄，將不
I 會切入SiGe層中，這將造成閘氧化層被成長進入在主動裝置 區域邊緣的SiGe層中。本發明的STI方法並未產生此缺口， 因此，較先前技術之傳統STI製程，提供了更佳的閘氧化層可 靠度。 因此，已揭示在STI形成後，SinGex CMOS與SinGh 放鬆之製程整合。可以了解到，其他變化與修改可以在本發 明之隨附申請專利範圍內加以完成。 五.圖式簡單說明 第1至9圖例示本發明方法中的各步驟。 主要元件對照表 -14- (10) 矽基板 N-井 P-井 應變S i G e層 蓋矽層 閘氧化層 多晶矽層 投射深度 STI溝渠 氧化物層 多晶矽層 氧化物層 多晶矽層 內介電層沉積 電極 電極 電極 電極 電極 電極 -15-

Claims (1)

  1. (1) (1)574747 拾、申請專利範圍 1. 一種生產CMOS裝置的方法，包含步驟： 在一矽基板上形成多數裝置區域； 在砂基板上磊晶形成一應變SiGe層，其中該應變SiGe 層具有約20%至40%間之鍺含量； 在應變SiGe層上，嘉晶形成一矽蓋層； 在該矽蓋層上成長一閘氧化層； 在該閘氧化層上，沉積一第~多晶矽層； 佈植H +離子至應變SiGe層與矽基板間之界面下的一深 度； 藉由一淺溝渠絕緣（S TI)形成一溝渠，其延伸入該砂基板； 回火該由形成溝渠步驟所取得之結構，於約7 0 0 °c至9 0 0 C間之溫度，於約五分鐘至六十分鐘間，以放鬆該應變s i G e 層； 沉積一氧化物層與一第二多晶矽層在該結構上，藉以塡 充該溝渠； 平坦化在上述步驟後所取得之結構，至位於該溝渠中之 第二多晶矽層部份之位準的頂部；及 完成CMOS裝置。 2. 如申請專利範圍第1項所述之方法，其中一 N_井及一 P -井係形成在砂基板上的每一裝置區域中。 3. 如申請專利範圍第2項所述之方法，其中該N_井係藉 由以約2xl013cm·2至5xl014cm·2的劑量及於40keV至 2 OOkeV的能量位準佈植磷離子加以形成，及該井係藉由以 約 2xl013cm2 至 5xl〇14cm·2 的劑量及於 2〇keV 至 80keV 之 -16- (2) (2)574747 能量位準佈植硼離子加以形成。 4.如申請專利範圍第1項所述之方法，其中在形成應變 SiGe層的步驟中，應變SiGe層係沉積至約2500埃至約4000 埃間的一厚度。 5 .如申請專利範圍第1項所述之方法，其中在形成蓋矽 層的步驟中，蓋矽層係形成至約50埃至300埃間之一厚度。 6. 如申請專利範圍第1項所述之方法，其中該形成一溝 渠係爲單一步驟鈾刻。 7. 如申請專利範圍第1項所述之方法，其中該形成一溝 渠係爲一兩步驟蝕刻，其包含蝕刻第一多晶矽層，然後，蝕刻被 蝕刻的部份進入矽基板中。 8. 如申請專利範圍第1項所述之方法，其中於佈植H +離 子的步驟中，H +離子係被佈植在應變SiGe層與矽基板間之界 面下約2 n m至1 0 0 n m之投射深度。 9. 如申請專利範圍第8項所述之方法，其中於佈植H +離 子的步驟中，H +離子係被佈植在於約lxl〇16cnT2至4xl〇16 c ηΤ2間之劑量，及於約4 0 k e V至8 0 k e V間之能量。 10. —種生產CMOS裝置的方法，包含步驟： 備製一矽基板，其上形成多數裝置區域； 在矽基板上磊晶形成一應變SiGe層，其中該應變SiGe 層具有約20%至40%間之鍺含量及於約2500埃至4000埃間 之厚度，並與該砂基板形成一界面； 在應變SiGe層上，裔晶形成一矽蓋層； 在該砂蓋層上成長一聞氧化層； 在該_氧化層上，沉積一第一多晶砂層至約1 0 0 0埃至約 -17- (3) (3)574747 3 000埃間之厚度； 佈植H +離子至應變SiGe層與矽基板間之界面下的一深 度； 藉由一淺溝渠絕緣（STI)形成一溝渠，其延伸入該矽基板； 回火該由上述步驟後所取得之結構，於約700°C至900°C 間之溫度，於約五分鐘至六十分鐘間，其中該回火同時也提供 溝渠側壁的線性氧化； 沉積一氧化物層與一第二多晶矽層在上述步驟後所取得 之結構上，藉以塡充該溝渠； 平坦化在上述步驟後所取得之結構，至位於該溝渠中之 第二多晶矽層部份之位準的頂部；及 完成CMOS裝置，包含LDD、暈（halo)佈植（即用以改良 短通道效應的離子佈植）、閘間隔層形成、源/汲極離子佈 植、內介電層沉積、接觸遮罩及蝕刻、及電極的金屬化。 1 1.如申請專利範圍第10項所述之方法，其中一 N-井及 一 P-井係形成在矽基板的每一裝置區域上。 I2.如申請專利範圍第11項所述之方法，其中該N_井係 藉由以約 2xl〇13cnr2至 5xl014cnT2之劑量及 40keV至 2OOkeV的能量位準佈植磷離子加以形成，及p-井係藉由以約 2xl013cm·2 至 5xl〇14cm·2 之劑量及 20keV 至 80keV 的能量 位準佈植硼離子加以形成。 1 3 .如申請專利範圍第1 0項所述之方法，其中該形成一 蓋矽層包含形成一蓋矽層至約5 0埃至3 0 0埃的一厚度。 1 4 .如申請專利範圍第1 〇項所述之方法，其中於佈植H + 離子的步驟中，H +離子被佈植入在應變SiGe層與矽基板之界 -18- (4) (4)574747 面下約2 n m至1 Ο 0 n m的投射深度。 15. 如申請專利範圍第14項所述之方法，其中在佈植η + 離子的步驟中，H +離子係以於約lxl016cm·2至4xl016cm·2之 劑量及於約40keV至80keV能量加以佈植。 16. 如申請專利範圍第10項所述之方法，其中該形成一 溝渠係爲單一步驟餓刻。 1 7·如申請專利範圍第1 0項所述之方法，其中該形成一 溝渠係爲一兩步驟蝕亥!J，其包含蝕刻第一多晶矽層，然後，鈾刻 被蝕刻的部份進入矽基板中。 18. —種生產CMOS裝置的方法，其包含步驟： 備製一砂基板，其上形成有多數裝置區域，一 N -井及一 P-井係提供於每一裝置區域中； 磊晶形成一應變SiGe層在該矽基板上，其中該SiGe層 有一約於20%至40%的鍺含量及於約2500埃至4000埃間的 厚度； （ 在該應變SiGe層上，磊晶形成一矽蓋層至約50埃至 3 00埃的厚度； 在該矽蓋層上成長一閘氧化層，至於約1 0埃至60埃間 之厚度； 沉積一第一多晶砂層在該聞氧化層上； 以於約lxl016cm·2至4xl016cm·2的劑量及於約40keV 至8 0keV的能量，佈植H +離子至該應變SiGe層下約2nm至 100nm間的深度； 藉由STI形成一溝渠，該溝渠延伸入該矽基板； 回火該由上述步驟後所取得之結構，以於約700°C至900 -19- (5) (5)574747 °c的溫度進行於約五分鐘至六十分鐘； 沉積一氧化物層及一第二多晶矽層在上述步驟後所取得 之結構上，藉以塡充該溝渠； 平坦化在上述步驟後所取得之結構，至位在該溝渠中之 第二多晶矽層部份位準頂部；及 完成該CMOS裝置。 19. 如申請專利範圍第18項所述之方法，其中該N-井係 藉由以約2x 1 013cm·2至5x 1014cnT2的劑量及於約40keV至 200keV的能量位準，佈植磷離子加以形成，及P-井係藉由以 約 2xl013cm·2 至 5xl014cm·2 的劑量及於約 20keV 至 80keV 的能量位準佈植硼離子加以形成。 20. 如申請專利範圍第18項所述之方法，其中該形成一 溝渠係爲單一步驟触刻。 2 1.如申請專利範圍第〗8項所述之方法，其中該形成一溝 渠係爲一兩步驟蝕亥[|，其包含蝕刻第一多晶矽層，然後，蝕刻被 蝕刻的部份進入矽基板中。 -20-
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