KR20070070868A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 SiGe 에피층을 사용하지 않으면서도 실리콘 채널에 스트레스를 유도함으로써 PMOS 소자의 정공 이동도(mobility)를 향상시킨 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자는, 제 1 도전형 반도체 기판; 상기 반도체 기판에 제 2 도전형 불순물이 이온 주입된 소오스/드레인 영역; 상기 소오스/드레인 영역 사이의 채널 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극; 및 상기 게이트 절연막 및 게이트 전극의 측벽에 형성되며, 제 1 산화막, 질화막, 및 제 2 산화막으로 이루어진 ONO 구조의 스페이서를 포함하되, 상기 질화막은 상기 제 1 산화막의 상부에 질소(N) 불순물이 주입되어 형성된다.
PMOS, 캐리어 이동도, 압축 스트레스
Description
도 1은 종래 기술에 따른 PMOS 소자의 단면도
도 2a 내지 2e는 본 발명에 따른 PMOS 소자 제조방법을 나타내는 공정 단면도
<도면의 주요 부분에 대한 설명>
200 : N형 반도체 기판 201 : 소자 분리막
202 : 게이트 절연막 203 : 게이트 전극
204 : LDD용 저농도 불순물 영역 205 : 제 1 산화막
205a : 제 1 산화막 하부 205b : 질화막
206 : 제 2 산화막 207 : 소오스/드레인 영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 실리콘 채널에 스트레스를 유도함으로써 PMOS 소자의 정공 이동도(mobility)를 향상시킨 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 시모스(Complement Metal Oxide Semiconductor: CMOS) 트랜지스터는 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터가 짝을 이루어 특정회로, 예를 들어 인버터(Inverter), 플리플롭(Flip-Flop) 등의 회로를 구성하게 된다. 이러한 반도체 소자의 성능을 나타내는 중요한 척도 중 하나가 전하 또는 정공 등의 캐리어 이동도(carrier mobility)이다. 서브마이크론 세대로 넘어가면서 소자의 캐리어 이동도를 그대로 유지하는 데에는 큰 어려움이 있다. 따라서, 소자, 특히 PMOS 소자에 있어 정공의 이동도를 향상시킬 수 있는 방안들이 지속적으로 연구되고 있는 실정이다.
이와 같은 PMOS 소자의 정공 이동도를 향상시키기 위한 방안으로 제안된 것이 실리콘-게르마늄(SiGe) 합금을 이용하는 기술이다. SiGe은 Si보다 큰 격자 상수(lattice constant)를 가지며, 이 격자 상수는 Ge 농도가 증가할수록 증가한다. 따라서, SiGe가 실리콘 기판 상에 에피택셜하게 성장하거나 증착되는 경우, SiGe는 압축 변형(compressive strain) 하에 있게 된다. 이와 같이 압축 변형된 SiGe 물질로 이루어진 채널을 갖는 것은 특히 정공(hole)에 대한 캐리어 이동도에 대해 매우 유리하다.
도 1은 종래 기술에 따른 PMOS 소자의 단면도를 나타낸다.
도 1에 도시되어 있는 바와 같이, Si로 이루어진 반도체 기판(100) 상에 SiGe 에피층(미도시)을 형성한다. 상기 SiGe 에피층의 형성은 예컨대 분자선 에피텍시(MBE) 또는 다양한 유형의 화학 기상 증착(CVD) 방법을 이용하여 수행된다.
이어서, NMOS 소자(미도시)와 PMOS 소자를 분리하기 위하여 반도체 기판 (100)에 STI(Shallow Trench Isolation) 소자 분리막(101)을 형성하고, 상기 반도체 기판(100)에 절연막(미도시) 및 폴리실리콘층을 순차적으로 적층한 후 선택적으로 식각하여 게이트 절연막(102) 및 게이트 전극(103)을 각각 형성한다.
그리고, 소스/드레인 영역에 P형 불순물 이온을 저농도로 주입함으로써 LDD(Lightly Doped Drain) 영역(104)을 형성한다. LDD 영역(104)을 형성하는 이유는, 반도체 소자의 고집적화에 따라 게이트 전극의 CD(Critical Dimension)가 작아져서 소오스/드레인 간의 채널 길이가 짧아짐에 따라 문턱 전압보다 낮은 전압의 신호에도 트랜지스터가 오동작하는 것을 방지하기 위함이다.
이어서, 상기 게이트 절연막(102) 및 게이트 전극(103)의 측벽에 스페이서(105)를 형성하고, 상기 게이트 전극(103) 및 상기 스페이서(105)를 마스크로 하여 상기 SiGe 에피층에 상기 P형 불순물 이온을 고농도로 주입함으로써 압축적으로 변형된 에피텍셜 SiGe 소오스/드레인 영역(106)을 형성한다. 이 때, 상기 에피텍셜 SiGe 소오스/드레인 영역(106)은 약 500 내지 600 ℃의 온도에서 성장한 후 냉각됨으로써 게이트 에지 근방의 SiGe이 더욱 더 압축 변형되도록 한다. 이러한 부가적 압축 변형은 PMOS의 정공 캐리어 이동도를 더욱 향상시킨다.
그러나, 이상에서 살펴본 SiGe을 이용한 신장된 에피텍셜 소오스/드레인 영역(106)의 형성은 PMOS 소자의 정공 캐리어 이동도를 향상시키기는 하지만, 제조 비용의 상승을 피할 수 없고, 공정 자체도 까다로울 뿐만 아니라, SiGe를 사용함에 따른 수율 저하 등의 결함이 수반되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, SiGe 에피층을 사용하지 않으면서도 실리콘 채널에 스트레스를 유도함으로써 PMOS 소자의 정공 이동도(mobility)를 향상시킨 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 제 1 도전형 반도체 기판; 상기 반도체 기판에 제 2 도전형 불순물이 이온 주입된 소오스/드레인 영역; 상기 소오스/드레인 영역 사이의 채널 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극; 및 상기 게이트 절연막 및 게이트 전극의 측벽에 형성되며, 제 1 산화막, 질화막, 및 제 2 산화막으로 이루어진 ONO 구조의 스페이서를 포함하되, 상기 질화막은 상기 제 1 산화막의 상부에 질소(N) 불순물이 주입되어 형성된다.
상기의 목적을 달성하기 위한 또 다른 측면으로서의 본 발명의 반도체 소자의 제조방법은, 제 1 도전형 반도체 기판 상에 절연층 및 폴리실리콘층을 순차적으로 적층하는 단계; 상기 절연층 및 폴리실리콘층을 선택적으로 식각함으로써 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판에 저농도의 제 2 도전형 불순물 이온을 주입함으로써 LDD(Lightly Doped Drain)용 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극을 포함하는 반도체 기판의 전면에 제 1 산화막을 형성하는 단계; 상기 제 1 산화막 상에 질소(N) 불순물을 주입하여 상기 제 1 산화막 상부를 질화막으로 변형시 키는 단계; 상기 질화막 상에 제 2 산화막을 형성하는 단계; 및 상기 제 1 산화막, 질화막 및 제 2 산화막을 에치백함으로써 상기 게이트 절연막 및 게이트 전극의 측벽에 ONO 구조의 스페이서을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 산화막 상부는 질소 불순물이 주입됨으로써 최소한 부분적으로 원자 사이의 결합이 파괴되어 스트레스 변형이 발생한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘(Si)으로 이루어진 N형 반도체 기판(200) 상에 NMOS 소자(미도시)와의 분리를 위하여 STI(Shallow Trench Isolation) 소자 분리막(201)을 형성하고, 상기 반도체 기판(200)에 절연층(미도시) 및 폴리실리콘층을 순차적으로 적층한 후 선택적으로 식각하여 게이트 절연막(202) 및 게이트 전극(203)을 각각 형성한다.
그리고, 상기 게이트 전극(203)을 마스크로 이용하여 반도체 기판(200) 전면에 P형 불순물 이온을 저농도로 주입함으로써 LDD(Lightly Doped Drain)용 저농도 불순물 영역(204)을 형성한다. LDD용 저농도 불순물 영역(204)을 형성하는 이유는, 반도체 소자의 고집적화에 따라 게이트 전극의 CD(Critical Dimension)가 작아져서 소오스/드레인 간의 채널 길이가 짧아짐에 따라 문턱 전압보다 낮은 전압의 신호에도 트랜지스터가 오동작하는 것을 방지하기 위함이다.
이어서, 도 2b에 도시되어 있는 바와 같이, 상기 게이트 전극(203)을 포함하는 반도체 기판(200)의 전면에 제 1 산화막(205)을 150 내지 250 Å 바람직하게는 약 200 Å의 두께를 갖도록 형성한다. 이 때, 상기 제 1 산화막(205)의 두께가 150Å 미만인 경우에는 이 후에 수행되는 질소 불순물 주입시 실리콘 채널에 까지 영향을 미칠 수 있으며, 그 두께가 250 Å 초과하는 경우에는 이온 주입에 따른 상부의 스트레스 변형이 실리콘 채널에 잘 전달되지 않는 것에 주의하여야 한다. 한편, 상기 제 1 산화막(205)은 TEOS(Tetraethoxysilane)인 것이 바람직하다.
이어서, 상기 제 1 산화막(205) 상부에 질소(N) 불순물을 주입함으로써, 도 2c에 도시되어 있는 바와 같이, 상기 제 1 산화막(205)의 상부에 스트레스 변형을 가하면서 질화막(205b)으로 변형시킨다. 이 때, 상기 제 1 산화막(205) 상부는 질소의 주입으로 인해 최소한 부분적으로 그 원자 결합이 파괴됨으로 인해 스트레스가 발생하고, 결과적으로 실리콘 채널에 압축 스트레스를 형성시킨다. 이와 같은 실리콘 채널의 압축 스트레스는 PMOS의 정공 캐리어 이동도를 크게 향상시킨다.
한편, 상기 질소의 주입은 약 5 × E13 내지 5 × E14 ion/cm2의 양을 약 5 내지 10 KeV의 에너지를 이용하여 주입한다. 이 때, 이온 주입 에너지가 10 KeV를 초과하는 경우에는 질소가 기판(200)에 악영향을 줄 우려가 있음에 주의하여야 한다.
이어서, 도 2d에 도시되어 있는 바와 같이, 상기 질화막(205b) 상에 제 2 산화막(206)을 750 내지 850 Å 바람직하게는 약 800 Å 두께를 갖도록 형성한다. 상기 제 1 산화막(205)은 TEOS(Tetraethoxysilane)인 것이 바람직하다.
이어서, 도 2e에 도시되어 있는 바와 같이, 상기 제 1 산화막(205a), 질화막(205b), 및 제 2 산화막(206)을 각각 선택적으로 식가함으로써 상기 게이트 절연막(202) 및 게이트 전극(203)의 측벽에 ONO 구조의 스페이서(205a', 205b', 206')를 형성한다. 그리고, 상기 게이트 전극(203) 및 상기 스페이서(205a', 205b' 206')를 마스크로 하여 상기 반도체 기판(200)의 전면에 P형 불순물 이온을 고농도로 주입함으로써 소오스/드레인 영역(207)을 형성한다.
이상에서, 본 발명의 바람직한 실시예를 첨부한 도면을 참조로 하여 상세히 살펴보았으나, 본 발명의 기술적 범주를 벗어나지 않는 당업자에게 자명한 변형 내지 변화가 다양하게 존재할 것이기 때문에, 그러한 변형 내지 변화가 본 발명의 청구항 또는 그 균등물의 범위에 속한다면 본 발명의 기술적 범위에 해당하는 것으로 해석되어야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, ONO 구조 스페이서를 형성하는 통상의 공정에 단순히 질소 주입 공정만을 추가함으로써 PMOS 소자의 정공 캐리어 이동도를 향상시킬 수 있기 때문에 SiGe을 이용하는 기술에 비해 공정 구현이 용이하다.
둘째, SiGe을 이용하는 기술에 비해 저렴한 비용으로 PMOS 소자의 정공 캐리어 이동도를 향상시킬 수 있다.
셋째, SiGe을 이용하지 않으면서도 PMOS 소자의 정공 캐리어 이동도를 향상 시킬 수 있기 때문에, SiGe의 이용에 따른 수율 저하 문제로부터 자유롭다.
Claims (12)
- 제 1 도전형 반도체 기판;상기 반도체 기판에 제 2 도전형 불순물이 이온 주입된 소오스/드레인 영역;상기 소오스/드레인 영역 사이의 채널 상에 형성되는 게이트 절연막;상기 게이트 절연막 상에 형성되는 게이트 전극; 및상기 게이트 절연막 및 게이트 전극의 측벽에 형성되며, 제 1 산화막, 질화막, 및 제 2 산화막으로 이루어진 ONO 구조의 스페이서를 포함하되, 상기 질화막은 상기 제 1 산화막의 상부에 질소(N) 불순물이 주입되어 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 질화막은 상기 제 1 산화막의 상부에 질소 불순물이 주입됨으로써 원자 사이의 결합이 파괴된 부분을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 질화막은 150 내지 250 Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 질화막은 200 Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 및 제 2 산화막은 TEOS(Tetraethoxysilane)으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 도전형 반도체 기판 상에 절연층 및 폴리실리콘층을 순차적으로 적층하는 단계;상기 절연층 및 폴리실리콘층을 선택적으로 식각함으로써 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판에 저농도의 제 2 도전형 불순물 이온을 주입함으로써 LDD(Lightly Doped Drain)용 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극을 포함하는 반도체 기판의 전면에 제 1 산화막을 형성하는 단계;상기 제 1 산화막 상에 질소(N) 불순물을 주입하여 상기 제 1 산화막 상부를 질화막으로 변형시키는 단계;상기 질화막 상에 제 2 산화막을 형성하는 단계; 및상기 제 1 산화막, 질화막 및 제 2 산화막을 에치백함으로써 상기 게이트 절 연막 및 게이트 전극의 측벽에 ONO 구조의 스페이서을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 1 산화막 상부는 질소 불순물이 주입됨으로써 최소한 부분적으로 원자 사이의 결합이 파괴되어 스트레스 변형이 발생하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 질화막은 150 내지 250 Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 질화막은 200 Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 질소 불순물은 약 5 × E14 내지 5 × E13ion/cm2의 양을 약 5 내지 10 KeV의 에너지를 이용하여 상기 제 1 산화막 상부에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
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2005
- 2005-12-29 KR KR1020050133837A patent/KR100788353B1/ko not_active IP Right Cessation
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| KR100788353B1 (ko) | 2008-01-02 |
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