CN1291475C - 浅沟渠隔离区的制造方法 - Google Patents
浅沟渠隔离区的制造方法 Download PDFInfo
- Publication number
- CN1291475C CN1291475C CN 03122212 CN03122212A CN1291475C CN 1291475 C CN1291475 C CN 1291475C CN 03122212 CN03122212 CN 03122212 CN 03122212 A CN03122212 A CN 03122212A CN 1291475 C CN1291475 C CN 1291475C
- Authority
- CN
- China
- Prior art keywords
- depth
- ditches
- processing layer
- shallow
- irrigation canals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
一种浅沟渠隔离区的制造方法,此方法先在所形成的沟渠内部分的填入一第一绝缘层之后,再进行一表面处理步骤于部分第一绝缘层的表面与侧壁处形成一处理层。随后,移除处理层,再于第一绝缘层上形成一第二绝缘层,而填满沟渠,以形成一浅沟渠隔离区。由于本发明先于沟渠内部份的填入第一绝缘层,再将部分第一绝缘层移除,以降低其深宽比之后,才继续于沟渠内填入第二绝缘层,因此本发明可以避免因沟渠的高深宽比而造成于浅沟渠隔离区中形成孔洞的缺点。
Description
技术领域
本发明是有关于一种浅沟渠隔离区的制造方法,且特别是有关于一种能防止于浅沟渠隔离区中产生孔洞的方法。
背景技术
浅沟渠隔离法是一种利用非等向性蚀刻的方式在半导体基底中形成沟渠,然后再于沟渠中填入氧化物,以形成器件的隔离区的技术。由于浅沟渠隔离法所形成的隔离区具有可调整大小的优点,并且可避免传统区域氧化(LOCOS)法隔离技术中鸟嘴侵蚀的缺点,因此,对于次微米的金氧半导体工艺而言,是一种较为理想的隔离技术。
然而,随着集成电路集成度的提升,器件的尺寸也越作越小。当浅沟渠隔离区随着集成电路积极度的提升而缩小化之后,伴随而来的问题就是因沟渠过高的深宽比(Aspect ratio)而造成氧化层填入沟渠内的填沟不完全,而使得最后所形成的浅沟渠隔离区内会有孔洞产生。倘若在浅沟渠隔离区内存在有孔洞,将会使得浅沟渠隔离区的隔离能力恶化,进而造成器件漏电流或器件可靠度变差等等问题。
发明内容
本发明的目的就是提供一种浅沟渠隔离区的制造方法,以解决公知于浅沟渠隔离区中会有孔洞产生,而造成浅沟渠隔离区的隔离能力不佳的问题。
本发明的再一目的是提供一种填沟的方法,以解决当器件缩小化之后,会有因过高的深宽比而有填沟不完全的问题。
本发明提出一种浅沟渠隔离区的制造方法,此方法首先在一基底上形成一掩模层,并且以掩模层为一蚀刻掩模图案化基底,而形成一沟渠,其中此沟渠具有一第一深宽比。接着在沟渠内部分的填入一第一绝缘层,其中沟渠在填入第一绝缘层之后具有一第二深宽比,之后,进行一表面处理步骤,以部分第一绝缘层的表面与侧壁处形成一处理层。在本发明中,此处理步骤例如是一倾斜离子注入步骤。随后,进行一湿式蚀刻工艺,以移除位于第一绝缘层表面的处理层,其中此蚀刻工艺的参数对处理层的蚀刻速率大于对第一绝缘层的蚀刻速度。在此,移除处理层之后的沟渠深度小于或等于移除处理层之前的沟渠深度,但是移除处理层之后的沟渠宽度大于移除处理层之前的沟渠宽度,且移除处理层之后第一绝缘层的表面高度小于移除处理层之前第一绝缘层的表面高度。因此移除处理层之后的沟渠具有一第三深宽比,且第三深宽比小于第一深宽比。之后,在第一绝缘层上形成一第二绝缘层,并填满沟渠,最后移除掩模层,以形成一浅沟渠隔离区。
本发明又提出一种填沟的方法,此方法首先提供一基底,其中基底中已形成一开口,其中此开口具有一第一深宽比。接着,在开口内部分的填入一第一材料层,其中开口在填入第一材料层之后具有一第二深宽比,且第二深宽比小于第一深宽比。之后,进行一表面处理步骤,以在部分第一材料层的表面及侧壁形成一处理层。在本发明中,此表面处理步骤例如是一倾斜离子注入步骤。随后,进行一湿式蚀刻工艺,以移除处理层,其中此蚀刻工艺的参数对处理层的蚀刻速率大于对第一材料层的蚀刻速度。在此,移除处理层之后的开口深度小于或等于移除处理层之前的开口深度,但是移除处理层之后的开口宽度大于移除处理层之前的开口宽度,且移除处理层之后第一材料层的表面高度小于移除处理层之前第一材料层的表面高度。因此移除处理层之后的开口具有一第三深宽比,且第三深宽比小于第一深宽比。之后,在第一材料层上形成一第二材料层,并填满开口。
由于本发明先于开口内部分的填入第一材料层之后,再移除部分第一材料层,以使开口的深宽比降低。因此,本发明的方法可以改善因过高的深宽比而导致填沟不完全的问题。
由于本发明之浅沟渠隔离区的制造方法可以防止于其中产生有孔洞,因此利用本发明的方法所制造出的浅沟渠隔离区具有较佳的隔离效果。
为让本发明的上述和其它目的、特征、和优点能更明显易懂,下文特举一较佳实施例,并配合附图,作详细说明。
附图说明
图1A至图1B是依照本发明一较佳实施例的浅沟渠隔离区的制造流程剖面示意图。
标示说明
100:基底
102:垫氧化层
104:掩模层
106、106a、106b:沟渠
108、108a:第一绝缘层
110:表面处理步骤
112:处理层
114:第二绝缘层
116:绝缘层
H、H’、H”:深度
W、W’、W”:宽度
具体实施方式
图1A至图1G所示,其绘示是依照本发明一较佳实施例的浅沟渠隔离区的制造流程剖面示意图。
请参照图1A,在一基底100上形成一垫氧化层102以及一掩模层104,其中形成垫氧化层102以及掩模层104的方法例如是进行一热氧化工艺,以在基底100的表面形成一薄氧化层(未绘示),之后再于薄氧化层上沉积一氮化硅层,接着进行光刻工艺与蚀刻工艺以图案化氮化硅层,以形成掩模层104。之后,以掩模层104为蚀刻掩模进行一蚀刻工艺,图案化薄氧化层以及基底100,而形成垫氧化层102,并且形成沟渠106。在此,沟渠106具有一深度H以及一宽度W,因此沟渠106的深宽比为H/W。
请参照图1B,在基底100上形成一第一绝缘层108,而且第一绝缘层108部分的填入沟渠106内。在此,第一绝缘层108是填入沟渠106的20%~30%左右的厚度,而且填入第一绝缘层108之后的沟渠为106a,且其具有深度H’以及宽度W’,因此沟渠106a的深宽比为H’/W’,而且沟渠106a的深宽比H’/W’小于沟渠106的深宽比H/W。在一较佳实施例中,第一绝缘层108的材质例如是氧化硅,而且形成第一绝缘层108的方法例如是化学气相沉积法,较佳的是高密度等离子体化学气相沉积法。
请参照图1C,进行一表面处理步骤110,以在部分第一绝缘层108的表面与侧壁处形成一处理层112。在此,表面处理步骤110例如是一倾斜离子注入步骤,且此倾斜离子注入步骤的角度介于30度至60度之间。除此之外,此倾斜离子注入步骤所使用的掺杂物包括氮气、氩气或其它惰性气体,且倾斜离子注入步骤的能量介于20KeV至100KeV,倾斜离子注入步骤的剂量介于1E15/cm2至1E16/cm2。
由于上述表面处理步骤110以30度至60度左右的角度作注入,因此仅会在部分第一绝缘层108的表面与侧壁处被注入掺杂物而形成处理层112,而且处理层112与其它第一绝缘层108之间的蚀刻速率会有所差异。在此,倘若上述的倾斜离子注入步骤所使用的掺杂物为氮气,则所形成的处理层112的蚀刻速率约为155至165埃/分钟。倘若上述的倾斜离子注入步骤所使用的掺杂物为氩气,则所形成的处理层112的蚀刻速率约为195至205埃/分钟。而未有掺杂物注入的第一绝缘层108的蚀刻速率则是120至125埃/分钟左右。
请参照图1D,进行一蚀刻工艺,较佳的是一湿式蚀刻工艺,以移除第一绝缘层108表而的处理层112,移除处理层112之后的沟渠为106b。其中,沟渠106b的深度为H”且宽度为W”,因此沟渠106b的深宽比为H”/W”。特别值得一提的是,沟渠106b的深度H”小于或等于沟渠106a的深度H’,但是沟渠106b的深宽W”大于沟渠106a的宽度W’。换言之,在移除处理层112之前与移除处理层112之后的沟渠深度并无太大改变,但是在移除处理层112之后的沟渠宽度会明显变大,而且移除处理层112之后第一材料层108的表面高度小于移除处理层112之前第一材料层108的表面高度。因此,沟渠106b的深宽比H”/W”小于沟渠106的深宽比H/W。如此一来,后续于沟渠106b内填绝缘材料时,便可以轻易的且完全的将沟渠106b填满。
请参照图1E,在基底100上形成一第二绝缘层114,并填满沟渠106b,而第一绝缘层108a与第二绝缘层114共同作为浅沟渠隔离区的绝缘材料层116。在一较佳实施例中,第二绝缘层114的材质例如是氧化硅,而形成第二绝缘层114的方法例如是化学气相沉积法,较佳的是高密度等离子体化学气相沉积法。
如同先前所述,由于沟渠106b的深宽比H”/W”相较于沟渠106的深宽比H/W来说已大幅的降低,因此,本发明的方法可以使沟渠完全的被绝缘材料层116填满,而不会有孔洞存在于其中。
请参照图1F,移除部分绝缘材料层116,直到掩模层104暴露出来。在此,移除部分绝缘层116的方法例如是进行一化学机械研磨工艺或是一回蚀刻工艺。
请参照图1G,将掩模层104以及垫氧化层102移除,而完成一浅沟渠隔离区的制作。
由于本发明的浅沟渠隔离区的制造方法先于沟渠内部份的填入第一绝缘层之后,再移除部分第一绝缘层,以使沟渠的深宽比降低,然后才继续将沟渠填满,因此本发明的方法可以完全的将沟渠填满,而不会于隔离区中形成有孔洞。因此,本发明所形成的浅沟渠离区具有较佳的隔离能力。
本发明通过改善浅沟渠隔离区工艺中绝缘材料的填沟效果的方式,可以有效的避免于隔离区中产生孔洞。因此,本发明先于开口内部分的填入第一材料层,再移除部分第一材料层,以降低开口的深宽比的方式,亦可以应用在其它填沟工艺(填开口工艺)中,例如可以应用在有机材料或是金属材料等等的填沟工艺(填开口工艺),而并非仅能用浅沟渠隔离工艺中。
虽然本发明已以较佳实施例公开如上,然其并非用以限定本发明,任何熟悉此技术者,在不脱离本发明的精神和范围内,当可作些许之更动与润饰,因此本发明的保护范围当视权利要求书为准。
Claims (18)
1、一种浅沟渠隔离区的制造方法,其特征在于,包括:
在一基底上形成一掩模层;
以该掩模层为一蚀刻掩模图案化该基底,以形成一沟渠;
在该沟渠内部分的填入一第一绝缘层;
进行一倾斜离子注入步骤,以在部分该第一绝缘层的表面与侧壁处形成一处理层;
移除该处理层;
在该第一绝缘层上形成一第二绝缘层,并填满该沟渠;以及
移除该掩模层,以形成一浅沟渠隔离区。
2、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,该沟渠于填入该第一绝缘层之前具有一第一深宽比,而该沟渠在移除该处理层之后具有一第三深宽比,该第三深宽比小于该第一深宽比。
3、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,移除该处理层之后的该沟渠宽度大于移除该处理层之前的该沟渠宽度。
4、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,移除该处理层之后的该沟渠深度小于或等于移除该处理层之前的该沟渠深度。
5、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,该倾斜离子注入步骤的角度介于30度至60度之间。
6、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,该倾斜离子注入步骤所使用的一掺杂物包括氮气、氩气或其它惰性气体。
7、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,该倾斜离子注入步骤的能量介于20KeV至100KeV。
8、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,该倾斜离子注入步骤的剂量介于1E15/cm2至1E16/cm2。
9、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,移除该处理层的方法包括一湿式蚀刻法。
10、如权利要求1所述的浅沟渠隔离区的制造方法,其特征在于,形成该第一绝缘层与该第二绝缘层包括一高密度等离子体化学气相沉积法。
11、一种在半导体基底上的填沟方法,其特征在于,包括:
提供一基底,该基底中已形成有一开口;
在该开口内部分的填入一第一材料层;
进行一倾斜离子注入步骤,以在部分该第一材料层的表面与侧壁处形成一处理层;
移除该处理层;以及
在该第一材料层上形成一第二材料层,并填满该开口。
12、如权利要求11所述的在半导体基底上的填沟方法,其特征在于,该开口于填入该第一材料层之前具有一第一深宽比,而该开口在移除处理层后具有一第三深宽比,该第三深宽比小于该第一深宽比。
13、如权利要求11所述的在半导体基底上的填沟方法,其特征在于,移除该处理层之后的该开口宽度大于移除该处理层之前的该开口宽度。
14、如权利要求11所述的在半导体基底上的填沟方法,其特征在于,移除该处理层之后的该开口深度小于或等于移除该处理层之前的该开口深度。
15、如权利要求11所述的在半导体基底上的填沟方法,其特征在于,该倾斜离子注入步骤的角度介于30度至60度之间。
16、如权利要求11所述的在半导体基底上的填沟方法,其特征在于,该倾斜离子注入步骤所使用的一掺杂物包括氮气、氩气或其它惰性气体。
17、如权利要求11所述的在半导体基底上的填沟方法,其特征在于,该倾斜离子注入步骤的能量介于20KeV至100KeV。
18、如权利要求11所述的在半导体基底上的填沟方法,其特征在于,该倾斜离子注入步骤的剂量介于1E15/cm2至1E16/cm2。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 03122212 CN1291475C (zh) | 2003-04-21 | 2003-04-21 | 浅沟渠隔离区的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 03122212 CN1291475C (zh) | 2003-04-21 | 2003-04-21 | 浅沟渠隔离区的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1540740A CN1540740A (zh) | 2004-10-27 |
CN1291475C true CN1291475C (zh) | 2006-12-20 |
Family
ID=34320974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 03122212 Expired - Fee Related CN1291475C (zh) | 2003-04-21 | 2003-04-21 | 浅沟渠隔离区的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN1291475C (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102543670A (zh) * | 2010-12-13 | 2012-07-04 | 中国科学院微电子研究所 | 金属前介质层的平坦化方法 |
CN103066008A (zh) * | 2012-12-26 | 2013-04-24 | 上海宏力半导体制造有限公司 | 一种提高闪存浅槽隔离工艺中凹槽电介质填孔能力的方法 |
CN104157601B (zh) * | 2014-08-20 | 2017-03-15 | 上海华力微电子有限公司 | 形成浅沟槽隔离结构的方法 |
CN105632928A (zh) * | 2014-10-30 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
CN111223811A (zh) * | 2018-11-23 | 2020-06-02 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其制作方法 |
WO2023028809A1 (zh) * | 2021-08-31 | 2023-03-09 | 长江存储科技有限责任公司 | 一种半导体器件及其制备方法 |
-
2003
- 2003-04-21 CN CN 03122212 patent/CN1291475C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1540740A (zh) | 2004-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0391562B1 (en) | Semiconductor devices incorporating a tungsten contact and fabrication thereof | |
KR100258653B1 (ko) | 집적 회로의 실리콘층 내에 매립된 분리 부재 및 그의 형성 방법 | |
EP0465044A2 (en) | Method of etching for integrated circuits with planarized dielectric | |
US5747383A (en) | Method for forming conductive lines and stacked vias | |
CN1291475C (zh) | 浅沟渠隔离区的制造方法 | |
US20050020093A1 (en) | Method for forming flowable dielectric layer in semiconductor device | |
CN1121064C (zh) | 制造半导体器件的方法 | |
US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
KR19990003495A (ko) | 반도체 소자의 베리어 금속층 형성방법 | |
JP2757919B2 (ja) | 半導体装置の製造方法 | |
KR100365741B1 (ko) | 반도체장치제조방법 | |
JP2004522315A (ja) | 半導体構造 | |
CN1233033C (zh) | 减少隔离元件对于有源区域的应力与侵蚀效应的方法 | |
JP2874173B2 (ja) | 半導体装置の製造方法 | |
KR950011984B1 (ko) | 텅스텐 플러그 제조방법 | |
KR100326262B1 (ko) | 반도체장치제조방법 | |
JP2517751B2 (ja) | 半導体装置の製造方法 | |
KR101158148B1 (ko) | 금속 산화물 집적회로의 제조방법 | |
CN1099132C (zh) | 形成半导体器件的隔离层的方法 | |
KR100826965B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
KR100376259B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
KR100687405B1 (ko) | 반도체 소자의 제조 방법 | |
KR100208446B1 (ko) | 반도체 소자의 제조방법 | |
CN1428834A (zh) | 浅沟渠隔离的制造方法 | |
KR100430582B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20061220 Termination date: 20210421 |
|
CF01 | Termination of patent right due to non-payment of annual fee |