KR100687405B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판의 소정 부위에 랜딩 플러그가 형성될 콘택홀 형성시 생성되는 폴리머를 소정의 세정공정을 통해 제거함으로써, 반도체 기판과 그 상부에 증착되는 비정질 실리콘 또는 폴리실리콘간의 계면특성이 개선되어 후속 열처리공정에 의해 콘택홀내에 단결정 실리콘이 쉽게 성장되도록 할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
산화막, 건식세정, 습식세정, Epitaxy

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 단면도를 촬영한 SEM 사진.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 촬영한 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 장벽층
3 : 게이트절연막 4 : 도전층
5 : 절연층 6 : 게이트전극
7 : 스페이스 8 : 콘택홀
9 : 제 1 폴리머 10 : 제 2 폴리머
11 : 비정질 실리콘 11a : 성장층
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 기판의 소정 부위에 랜딩 플러그가 형성될 콘택홀 형성시 생성되는 폴리머를 소정의 세정공정을 통해 제거함으로써, 반도체 기판과 그 상부에 증착되는 비정질 실리콘 또는 폴리실리콘간의 계면특성이 개선되어 후속 열처리공정에 의해 콘택홀내에 단결정 실리콘이 쉽게 성장되도록 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, DRAM 소자가 고집적화 되어감에 따라 접합영역의 콘택을 랜딩 플러그(landing plug)를 이용하여 형성하는 방법이 많이 사용되고 있는 추세이다.
랜딩 플러그는 게이트전극을 포함한 소정의 구조가 형성된 반도체 기판 상부의 소정 부위에 콘택홀이 형성된 후, 콘택홀을 메우도록 비정질 실리콘 또는 폴리실리콘이 증착됨과 아울러 열처리되어 반도체 기판 내에 함유된 단결정 실리콘이 성장되어 형성된다.
그러나, 콘택홀을 형성하기 위한 소정의 식각공정에 의해 반도체 기판과 랜딩 플러그의 계면간에 산소를 함유한 얇은 폴리머가 생성된다. 이 폴리머에 의해 반도체 기판과 랜딩 플러그간에 콘택저항이 증가하는 문제가 도출된다.
또한, 이 폴리머가 후속 열처리공정에 의해 반도체 기판에 함유된 단결정 실리콘이 성장되는 것을 방해하게 되어 콘택저항을 낮추는데 많은 어려움이 도출된다.
이를 상세히 하면, 소정의 구조가 형성된 반도체 기판 상부에 다수의 게이트전극이 증착된 후, 패터닝되어 상기 반도체 기판의 소정 부위가 노출되도록 콘택홀이 형성된다. 이때, 콘택홀을 형성하기 위한 소정의 식각공정에 의해 노출되는 반도체 기판의 상부표면에 폴리머가 형성된다. 이어서, 폴리머를 포함한 전체 구조 상부에 비정질 실리콘 또는 폴리실리콘을 증착한 후, 열처리하여 반도체 기판내에 함유된 단결정 실리콘을 소정 높이로 성장시켜 랜딩 플러그를 형성하게 된다.
그러나, 반도체 기판과 그 상부에 증착되는 비정질 실리콘 또는 폴리실리콘간에 형성되는 폴리머가 반도체 기판내의 단결정 실리콘과 비정질 실리콘 또는 폴리실리콘간의 결합을 방해하여 단결정 실리콘의 성장이 이루어지지 않아 반도체 기판 상부에는 비정질 실리콘 또는 폴리실리콘이 증착된 상태로 형성되게 된다.
즉, 도 1에 도시된 바와 같이, 게이드전극(gate)이 형성된 반도체 기판(Si Sub) 상부에는 성장되지 않은 상태로 폴리실리콘(Poly Si)이 형성되게 된다.
이와 같이, 반도체 기판과 랜딩 플러그의 결정구조가 서로 다르게 형성되어 콘택저항이 증가하게 된다. 따라서, 더욱 작은 콘택 사이즈를 요구하는 고집적 소자에서 적절한 콘택저항을 확보하는데 많은 어려움이 발생하게 된다.
따라서, 본 발명의 목적은 반도체 기판과 랜딩 플러그의 계면간의 콘택저항을 감소시키기 위한 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 기판의 소정 부위에 랜딩 플러그가 형성될 콘택홀 형성시 생성되는 폴리머를 소정의 세정공정을 통해 제거하여 반도체 기판과 랜딩 플러그의 계면간의 콘택저항을 감소시키기 위한 반도체 소자 제조 방법을 제공함에 있다.
본 발명은 소정의 구조가 형성된 반도체 기판 상부에 게이트전극을 증착한 후, 패터닝하여 콘택홀을 형성하는 단계와; 상기 콘택홀에 의해 노출되는 상기 반도체 기판의 상부표면에 생성되는 폴리머를 세정공정에 의해 제거하는 단계와; 상기 콘택홀을 포함한 전체 구조 상부에 비정질 실리콘 및 폴리실리콘중 어느 하나를 증착한 후, 열처리하여 성장층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.
도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 장벽층(2), 게이트절연막(3), 도전층(4), 절연층(5) 및 스페이스(7)가 순차적으로 증착된 후, 패터닝되어 게이트전극(6)이 형성됨과 아울러 게이트전극(6) 간에는 반도체 기판(1)의 소정 부위가 노출되도록 콘택홀(8)이 형성된다.
이때, 콘택홀(8)에 의해 노출되는 반도체 기판(1)의 상부표면에는 게이트전극(6) 및 콘택홀(8)을 형성하기 위한 패터닝공정시, 발생되는 산소와 반도체 기판(1)에 함유된 Si가 서로 반응하여 제 1 폴리머(9)가 형성된다. 또한, 폴리머(9) 상부에는 제 2 폴리머(10)가 형성된다.
도 2(b)를 참조하면, 이후, 제 1 및 제 2 폴리머(9,10)는 순차적인 건식세정(dry cleaning) 및 습식세정(wet cleaning)에 의해 제거된다.
여기서, 건식세정은 F가 함유된 기체분위기에서 10∼30초동안 이루어진다. 습식세정은 BOE 또는 HF 세정용액을 이용하여 1초∼2분동안 이루어진다.
이때, 순차적인 건식세정 및 습식세정에 의해 제1 폴리머(9)와 접촉되는 반도체 기판(1) 상부표면의 소정 부위가 "A"와 같이 비정질화될 뿐만 아니라, 이 비정질 층 상에 습식세정 후에 자연 산화막이 얇게 형성된다.
도 2(c)를 참조하면, 이후, "A"같이 비정질화된 반도체 기판(1)의 소정 부위는 400∼900℃의 온도범위와 H2분위기에서 30초∼2분동안 열처리되어 "B"와 같이 단결정화될 뿐만 아니라, 이 비정질층 상에 자연 산화막도 H2 분위기에서 환원되어 결국 제거된다.
도 2(d)를 참조하면, 이후, 전체 구조 상부에 비정질 실리콘(11)을 400∼650℃의 온도범위에서 2000∼4000Å의 두께로 증착한 후, 550∼750℃의 온도범위에서 10분∼6시간동안 열처리하여 반도체 기판(1)에 함유된 단결정 실리콘이 소정 두께로 성장되어 성장층(11a)이 형성된다. 또한, 성장층(11a)은 600∼900℃의 온도범위 에서 10초∼1분동안 RTP장비에 의해 급속 열처리될 수 도 있다. 여기서, 비정질 실리콘(11)과 성장층(11a)은 후속공정에서 형성되는 금속배선(도시되지 않음) 또는 캐패시터(도시되지 않음)를 소정의 접합영역(도시되지 않음)과 전기적으로 접속하기 위한 랜딩 플러그로서 동작하게 된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 소정의 구조가 형성된 반도체 기판 상부에 다수의 게이트전극이 증착된 후, 패터닝되어 상기 반도체 기판의 소정 부위가 노출되도록 콘택홀이 형성된다. 이어서, 콘택홀을 형성하기 위한 소정의 식각공정에 의해 노출되는 반도체 기판의 상부표면에 생성되는 폴리머를 제거하기 위한 소정의 세정공정이 이루어진다. 이어서, 전체 구조 상부에 비정질 실리콘 또는 폴리실리콘을 증착한 후, 열처리하여 반도체 기판내에 함유된 단결정 실리콘을 소정 높이로 성장시켜 랜딩 플러그를 형성하게 된다.
즉, 콘택홀 형성시 생성되는 폴리머가 소정의 세정공정에 의해 제거되어 반도체 기판과 그 상부에 증착되는 비정질 실리콘 또는 폴리실리콘간의 계면특성이 개선되게 된다. 이로 인해, 후속 열처리공정시, 단결정 실리콘이 쉽게 성장되어 도 3에 도시된 바와 같이, 게이트전극(gate)이 형성된 반도체 기판(Si Sub) 상부에는 성장층(Epi-Si)이 형성되게 된다.
상술한 바와 같이, 본 발명은 반도체 기판의 소정 부위에 랜딩 플러그가 형 성될 콘택홀 형성시 생성되는 폴리머를 소정의 세정공정을 통해 제거함으로써, 반도체 기판과 그 상부에 증착되는 비정질 실리콘 또는 폴리실리콘간의 계면특성이 개선되어 후속 열처리공정에 의해 콘택홀내에 단결정 실리콘이 쉽게 성장되도록 할 수 있다.
따라서, 랜딩 플러그가 반도체 기판과 동일한 결합구조로 형성되어 반도체 기판과 랜딩 플러그간의 콘택저항을 감소시킬 수 있다.

Claims (6)

  1. 소정의 구조가 형성된 반도체 기판 상부에 게이트전극을 증착한 후, 패터닝하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 의해 노출되는 상기 반도체 기판의 상부표면에 생성되는 폴리머를 세정공정에 의해 제거하는 단계;
    상기 세정공정에 의해 비정질화된 상기 반도체 기판의 표면을 결정화시키고 자연 산화막을 환원시켜 제거하기 위한 열처리를 실시하는 단계; 및
    상기 콘택홀을 포함한 전체 구조 상부에 비정질 실리콘 및 폴리실리콘중 어느 하나를 증착한 후, 열처리하여 성장층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 세정공정은 F가 함유된 기체분위기에서 10초 내지 30초동안 건식세정한 후, BOE 또는 HF 세정용액을 이용하여 1초 내지 2분동안 습식세정하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 열처리는 400 내지 900℃의 온도범위와 H2의 기체분위기에서 30초 내지 2분동안 실시되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 비정질 실리콘은 400 내지 650℃의 온도범위에서 2000 내지 4000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 성장층은 550 내지 750℃의 온도범위에서 10분 내지 6시간동안 열처리되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 성장층은 600 내지 900℃의 온도범위에서 10초 내지 1분동안 급속 열처리되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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