KR100337930B1 - 캐패시터의 제조 방법 - Google Patents
캐패시터의 제조 방법 Download PDFInfo
- Publication number
- KR100337930B1 KR100337930B1 KR1019990066966A KR19990066966A KR100337930B1 KR 100337930 B1 KR100337930 B1 KR 100337930B1 KR 1019990066966 A KR1019990066966 A KR 1019990066966A KR 19990066966 A KR19990066966 A KR 19990066966A KR 100337930 B1 KR100337930 B1 KR 100337930B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- forming
- ono layer
- reactor
- capacitor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000003990 capacitor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 239000007789 gas Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- 241000252506 Characiformes Species 0.000 claims description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 235000011149 sulphuric acid Nutrition 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 12
- 229910021641 deionized water Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 하나의 장비내에서 제 2, 제 3 ONO(Oxide-Nitride-Oxide)층을 형성한 후 열처리하여 정전 용량을 향상시키기 위한 캐패시터의 제조 방법에 관한 것이다.
본 발명의 캐패시터의 제조 방법은 패스트 템퍼러쳐 램프 업/다운(Fast Temperature Ramp Up/Down) 엘피-시브이디(Low Pressure-CVD:LP-CVD) 방식의 장비를 사용하여 제 2 ONO층과 제 3 ONO층을 하나의 장비내에서 형성하므로, 공정 시간을 단축시키고 또한 후속 공정으로 N2 어닐(Anneal) 공정을 추가하므로 정전 용량이 증가하고 전기적 특성이 향상되며 배선과 접촉되는 콘택 저항이 저하되는 등 캐패시터의 특성을 향상시키는 특징이 있다.
Description
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 하나의 장비내에서 제 2, 제 3 ONO층을 형성하여 캐패시터의 특성을 향상시키는 캐패시터의 제조 방법에 관한 것이다.
반도체 소자를 구성하는 단위 중 캐패시터는 하부 전극, 유전막 및 상부 전극으로 구성된다.
상기 유전막으로 현재 제 1 산화막인 제 1 ONO층, 질화막인 제 2 ONO층 및 제 2 산화막인 제 3 ONO층이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide)층이 사용되고 있다.
종래의 캐패시터 중 ONO층의 형성 방법은 도 1a에서와 같이, 상기 하부 전극(11)상에 제 1 ONO층(12)을 열 산화 공정 또는 화학 처리에 의해 성장시킨다.
그리고, 도 1b에서와 같이, 상기 제 1 ONO층(12)상에 제 2 ONO층(13)을 엘피-시브이디(Low Pressure-CVD:LP-CVD) 방법으로 형성한다.
이어, 도 1c에서와 같이, 상기 제 2 ONO층(13)상에 제 3 ONO층(14)을 열 산화 공정에 의해 성장시킨다.
그러나 종래의 캐패시터의 제조 방법은 유전막으로 ONO층을 형성할 때 다음과 같은 문제점이 있었다.
첫째, 소자의 집적화에 따라 유전막의 유효 두께가 얇아지므로 캐피시터의 정전 용량이 감소한다.
둘째, 상기 ONO층의 형성 공정이 제 1, 제 2, 제 3 ONO층을 형성하는 3번의 공정을 요하고 또한 상기 3번의 공정이 모두 다른 종류의 장비에서 형성하며 박막의 특성을 보존하기 위해 각 공정간에는 시간 지연 없이 진행해야 하므로 사전에 상기 3번의 공정 장비가 모두 어사인(Assign) 되어야 한다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 하나의 장비내에서제 2, 제 3 ONO층을 형성한 후 열처리하여 정전 용량을 향상시키는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 캐패시터 중 ONO층의 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 캐패시터 중 ONO층의 형성 방법을 나타낸 공정 단면도
도 3은 본 발명에서 제 3 ONO층 형성 후 N2 어닐 공정 시 실험치를 나타낸 도면
<도면의 주요부분에 대한 부호의 설명>
31: 하부 전극 32: 제 1 ONO층
33: 제 2 ONO층 34: 제 3 ONO층
본 발명의 캐패시터의 제조 방법은 하부 전극이 형성된 기판을 마련하는 단계, 상기 하부 전극상에 제 1 산화막을 성장시키는 단계, 상기 제 1 산화막상에 하나의 장비내에서 질화막층과 제 2 산화막을 형성하여 ONO층을 형성하는 단계, 전면을 N2 어닐 공정을 하는 단계 및 상기 ONO층상에 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 캐패시터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 캐패시터 중 ONO층의 형성 방법을 나타낸 공정 단면도이고, 도 3은 본 발명에서 제 3 ONO층 형성 후 N2 어닐 공정 시 실험치를 나타낸 도면이다.
본 발명의 실시 예에 따른 캐패시터 중 ONO층의 형성 방법은 도 2a에서와 같이, 상기 하부 전극(31)상에 제 1 ONO층(32)을 형성한다.
여기서, 상기 제 1 ONO층(32)의 형성 공정은 웨이퍼를 상기 제 2 ONO층 형성 공정을 위한 반응로로 장입하기 전에 화학 처리 방법을 사용하여 웨이퍼 표면에 흡착된 불순물을 제거함과 동시에 상기 제 1 ONO층(32)을 성장시킨다.
이때, 상기 제 1 ONO층(32) 형성 공정에 사용하는 클리닝(Cleaning) 절차는 탈이온수에 희석시킨 HF나 BOE(Buffered Oxide Etchant:NH4F + HF)로 웨이퍼 표면의 불순 산화막을 제거한 후 SC1(NH4OH + H2O2 + DIW) 클리닝 또는 피란하(Piranha:H2SO4 + H2O2 + DIW) 클리닝을 하여 기타 이물질 제거 및 상기 제 1 ONO층(32)을 성장시킨다.
그리고, 도 2b에서와 같이, 상기 제 1 ONO층(32)상에 제 2 ONO층(33)을 패스트 템퍼러쳐 램프 업/다운(Fast Temperature Ramp Up/Down) LP-CVD 방식으로 형성한다.
여기서, 상기 제 2 ONO층(33)의 형성 방법은 상기 제 1 ONO층(32)이 형성된 웨이퍼를 반응로내로 장입하여 패스트 템퍼러쳐 램프 업/다운(Fast Temperature Ramp Up/Down) LP-CVD 방식으로 제 2 ONO층을 형성한다.
이어, 도 2c에서와 같이, 상기 제 2 ONO층(33)상에 제 3 ONO층(34)을 형성한다.
여기서, 상기 제 3 ONO층(34)의 형성 방법은 상기 제 2 ONO층(33)의 형성 후 상기 반응로 내부로 질소(N2)와 아르곤(Ar) 등의 불활성 가스를 주입시키면서 상기 반응로 내부의 압력을 0.5 Torr 이상으로 유지시킨 상태에서 초당 10℃ 이상의 상승 속도로 800 ∼ 900℃ 온도까지 상승시킨다.
상기 방응로 내부의 압력을 일정수준으로 유지시킨 이유는 온도 상승 시 열전도를 원활히 하여 최대한 짧은 시간내에 원하는 온도에 도달하기 위해서 이다.
그리고, 상기 반응로 내부로 불활성 가스 주입을 중단하고 잔존 가스를 배기 시킨 후 SiHCl 가스와 NO 가스를 주입하여 상기 수학식 1에 의해 제 2 산화막(34)을 형성한다.
이어, 상기 제 3 ONO층(34)을 형성한 후 N2 가스를 주입하면서 반응로 내부의 압력을 상승시키고 850℃ 이상의 온도로 상승시킨다. 이때, 온도상승률은 20℃/초 이상으로 유지시킨다.
상기 850℃ 이상의 온도에서 N2 어닐(Anneal) 공정을 5초 이상 실시하여 상기 하부 전극(31)과 유전막인 ONO층 내부로 N2 가스가 주입되어 상기 ONO층의 유전률을 상승시켜 캐패시터의 정전용량이 증가함과 동시에 상기 하부전극(31)과 제 1 ONO층(32) 계면과 상부 전극(도시하지 않음)과 상기 제 3 ONO층(34) 계면에 존재하는 트랩 사이트(Trap Site)를 감소시키고 상기 제 2 ONO층(33) 박막 내부에 존재하는 핀 홀(Pin Hole)을 감소시켜 ONO층의 전기적 특성을 향상시키며 N 또는 P 형의 얇은 불순물 영역 계면을 활성화 시켜 배선과 불순물 영역 사이의 콘택 저항을 저하시킨다.
상기 N2 어닐 공정 후 초당 20℃ 이상의 하강속도로 600℃ 이하의 온도까지 낮추어서 공정을 완료한다.
본 발명의 캐패시터의 제조 방법은 패스트 템퍼러쳐 램프 업/다운 LP-CVD 방식의 장비를 사용하여 제 2 ONO층과 제 3 ONO층을 하나의 장비내에서 형성하므로, 공정 시간을 단축시키고 또한 후속 공정으로 N2 어닐 공정을 추가하므로 정전 용량이 증가하고 전기적 특성이 향상되며 배선과 접촉되는 콘택 저항이 저하되는 등 캐패시터의 특성을 향상시키는 효과가 있다.
Claims (6)
- 하부 전극이 형성된 기판을 마련하는 단계;상기 하부 전극상에 제 1 산화막을 성장시키는 단계;상기 제 1 산화막상에 하나의 장비내에서 질화막층과 제 2 산화막을 형성하여 ONO층을 형성하는 단계;전면을 N2 어닐 공정을 하는 단계;상기 ONO층상에 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막은, 웨이퍼를 상기 질화막과 제 2 산화막 형성 공정을 위한 반응로로 장입하기 전에 화학 처리 방법을 사용하여 웨이퍼 표면에 흡착된 불순물을 제거함과 동시에 성장시킴을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 제 1 산화막을 DIW에 희석시킨 HF나 BOE로 웨이퍼 표면의 불순 산화막을 제거한 후 SC1(NH4OH + H2O2 + DIW) 클리닝 또는 피라냐(H2SO4 + H2O2 + DIW) 클리닝을 하여 기타 이물질 제거함과 동시에 성장시킴을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 질화막을 상기 제 1 산화막이 형성된 웨이퍼를 반응로내로 장입하여 패스트 템퍼러쳐 램프 업/다운 LP-CVD 방식으로 형성함을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막을 상기 질화막의 형성 후 상기 반응로 내부로 질소(N2)와 아르곤(Ar) 등의 불활성 가스를 주입시키면서 상기 반응로 내부의 압력을 0.5 Torr 이상으로 유지시킨 상태에서 초당 10℃ 이상의 상승 속도로 800 ∼ 900℃ 온도까지 상승시키는 다음, 상기 반응로 내부로 불활성 가스 주입을 중단하고 잔존 가스를 배기 시킨 후 SiHCl 가스와 NO 가스를 주입하여 형성함을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 N2 어닐 공정을 N2 가스를 주입하면서 온도상승률은 20℃/초 이상으로 유지시킨 상태에서 반응로 내부의 압력을 상승시키면서 850℃ 이상의 온도로 상승시킨 다음, 5초 이상 실시함을 특징으로 하는 캐패시터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066966A KR100337930B1 (ko) | 1999-12-30 | 1999-12-30 | 캐패시터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066966A KR100337930B1 (ko) | 1999-12-30 | 1999-12-30 | 캐패시터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059461A KR20010059461A (ko) | 2001-07-06 |
| KR100337930B1 true KR100337930B1 (ko) | 2002-05-24 |
Family
ID=19634097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990066966A KR100337930B1 (ko) | 1999-12-30 | 1999-12-30 | 캐패시터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100337930B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475272B1 (ko) * | 2002-06-29 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
-
1999
- 1999-12-30 KR KR1019990066966A patent/KR100337930B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475272B1 (ko) * | 2002-06-29 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010059461A (ko) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100327432B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP2757782B2 (ja) | 半導体装置の製造方法 | |
| JP2005260177A (ja) | 半導体装置の製造方法 | |
| KR100337930B1 (ko) | 캐패시터의 제조 방법 | |
| US6261976B1 (en) | Method of forming low pressure silicon oxynitride dielectrics having high reliability | |
| KR100687405B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100611473B1 (ko) | 반도체 소자 제조 방법 | |
| JPS6146069A (ja) | 半導体装置の製造方法 | |
| KR100474538B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| KR100414947B1 (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR100567875B1 (ko) | 반도체소자의 게이트 유전체 및 그 형성 방법 | |
| US20060030118A1 (en) | Method of manufacturing a semiconductor device with field isolation regions consisting of grooves filled with isolation material | |
| KR100511919B1 (ko) | 반도체소자의 캐패시터 및 그 제조방법 | |
| US20060019461A1 (en) | Methods of forming capacitors | |
| JP2005285805A (ja) | 半導体装置の製造方法 | |
| KR100713323B1 (ko) | 실리사이드 공정을 이용한 반도체소자의 제조 방법 | |
| KR101068150B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR100359783B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100255166B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JPH11176959A (ja) | 半導体装置の製造方法 | |
| KR20070023419A (ko) | 이미지센서 제조 방법 | |
| KR100379505B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2014140025A (ja) | 半導体装置の製造方法 | |
| KR100452311B1 (ko) | 반도체소자의층간절연막및그의제조방법 | |
| JP2005259997A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100423 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |