KR100713323B1 - 실리사이드 공정을 이용한 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 실리사이드용 메탈 증착 전에 자연 산화막을 깨끗이 제거하여 접촉 저항이 증가하는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 게이트 산화막과 게이트 전극의 순서로 적층된 게이트 패턴을 형성하는 단계와, 게이트 패턴 외측의 반도체 기판에 소스/드레인 접합을 형성하는 단계와, 습식 식각을 이용하여 소스/드레인 접합의 표면에 성장된 자연 산화막을 제거하는 단계와, 수소 분위기 어닐을 통해 불산 적용 후에 남아있는 자연 산화막을 제거하는 단계와, 반도체 기판의 전면에 실리사이드용 메탈을 증착하는 단계와, 실리사이드용 메탈의 실리사이드 반응을 유도하여 게이트 전극의 상면과 소스/드레인 접합의 상면에 실리사이드를 형성하는 단계를 포함하고, 상술한 본 발명은 불산 적용 후에 제거되지 않고 잔류하는 수 Å의 자연 산화막과 실리사이드용 메탈 증착 전까지 타임 딜레이(Time delay)로 발생되는 자연 산화막을 제거할 수 있어 실리사이드의 접촉저항 증가를 방지할 수 있는 효과가 있다.
실리사이드, 챔버, 인시튜, 불산, 수소 분위기, 어닐

Description

실리사이드 공정을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING SILICIDE PROCESS}
도 1은 종래 기술에 따른 실리사이드 공정을 이용한 반도체소자의 제조 방법을 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 게이트 전극
25 : LDD 26 : 게이트 스페이서
27 : 소스/드레인 접합 28 : 자연 산화막
29 : 실리사이드
본 발명은 반도체 제조 기술에 관한 것으로, 특히 실리사이드 공정을 이용한 반도체소자의 제조 방법에 관한 것이다.
반도체소자 제조 공정시 접촉 저항 감소를 위해 실리사이드(Silicide) 공정을 이용하고 있다. 상기 실리사이드 공정시 티타늄 실리사이드나 코발트 실리사이드를 사용하고 있다.
도 1은 종래 기술에 따른 실리사이드 공정을 이용한 반도체소자의 제조 방법을 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11) 상에 게이트 산화막(12)과 게이트 전극(13)의 순서로 적층된 게이트 패턴을 형성한 후, 게이트 패턴의 양측벽에 접하는 게이트 스페이서(14)를 형성한다.
이어서, 게이트 패턴 외측의 반도체 기판(11)에 불순물의 이온 주입을 통해 소스/드레인 접합(15)을 형성한다.
이어서, 전면에 티타늄 또는 코발트와 같은 실리사이드용 메탈을 증착한 후, 어닐을 진행하여 게이트 전극(13)의 상면과 소스/드레인 접합(15)의 상면에 티타늄 실리사이드 또는 코발트 실리사이드와 같은 실리사이드(16)를 형성한다. 이후, 미반응 티타늄 또는 코발트를 제거한다.
도 1과 같은 실리사이드 공정시, 티타늄 실리사이드나 코발트 실리사이드가 형성될 곳에는 자연 산화막(native oxide)이 있을 경우 실리사이드 저항 증가가 초래된다.
그래서, 불산(HF)을 이용하여 식각한 후 티타늄이나 코발트를 증착하고, 어닐하여 티타늄 실리사이드 또는 코발트 실리사이드를 형성한다.
그러나, 불산으로 식각하여도 코발트 또는 티타늄 등의 실리사이드용 메탈 증착 전까지 딜레이(Delay)가 있으므로 필연적으로 소스/드레인 접합(15)의 표면 및 게이트 전극(13)의 표면에 자연 산화막(17)이 성장하는 것을 피할 수 없어 접촉저항 증가를 초래한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 실리사이드용 메탈 증착 전에 자연 산화막을 깨끗이 제거하여 접촉 저항이 증가하는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 게이트 산화막과 게이트 전극의 순서로 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 외측의 반도체 기판에 소스/드레인 접합을 형성하는 단계와, 습식 식각을 이용하여 상기 소스/드레인 접합의 표면에 성장된 자연 산화막을 제거하는 단계와, 수소 분위기 어닐을 통해 상기 불산 적용 후에 남아있는 자연 산화막을 제거하는 단계와, 상기 반도체 기판의 전면에 실리사이드용 메탈을 증착하는 단계와, 상기 실리사이드용 메탈의 실리사이드 반응을 유도하여 상기 게이트 전극의 상면과 상기 소스/드레인 접합의 상면에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 수소 분위기 어닐과 실리사이드용 메탈의 증착은 동일 챔버 내에서 인시튜로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 필드 영역에 필드 산화막(22)을 형성한 후, 반도체 기판(21) 상에 게이트 산화막(23)과 게이트 전극(24)의 순서로 적층된 게이트 패턴을 형성한다. 여기서, 게이트 전극(24)으로는, 예를 들면 폴리실리콘 등을 사용할 수 있다.
이어서, 게이트 전극(24) 외측의 반도체 기판(21)에 저농도 불순물의 이온 주입을 통해 LDD(Lightly Doped Drain, 25)를 형성한 후, 게이트 패턴의 양측벽에 접하는 게이트 스페이서(26)를 형성한다.
이어서, 게이트 패턴 외측의 반도체 기판(21)에 고농도 불순물의 이온 주입 및 활성화 어닐(Anneal for activation)을 통해 소스/드레인 접합(27)을 형성한다.
위와 같은, 소스/드레인 접합(27) 형성 후에는 소스/드레인 접합(27) 표면상에 자연 산화막(28)이 형성되는 것을 피할 수 없다.
본 발명은 상기 자연 산화막(28)을 제거하기 위해 다음과 같은 공정을 진행한다.
먼저, 도 2b에 도시된 바와 같이, 불산(HF)을 이용한 습식 식각을 통해 자연 산화막(28)을 제거한다.
이어서, 도 2c에 도시된 바와 같이, 불산(HF) 적용 후에 반도체 기판(21)을 실리사이드용 메탈을 증착하기 위한 챔버(100)로 로딩한다.
이어서, 실리사이드용 메탈을 증착하기 전에 불산(HF) 적용 후에 남아있는 자연 산화막(28)을 제거하기 위해 챔버 내에 로딩된 반도체 기판(21)의 기판 온도를 실리사이드용 메탈의 증착 온도 이상으로 올려서 수소(H2) 분위기에서 어닐을 진행한다. 이러한 수소 분위기 어닐을 통해 남아있는 자연 산화막(28)이 환원반응에 의해 완전히 제거된다. 여기서, 티타늄 또는 코발트의 증착 온도가 300℃라고 하면, 수소 분위기의 어닐은 300℃보다 높은 온도에서 증착한다.
이어서, 도 2d에 도시된 바와 같이, 자연 산화막이 제거된 반도체 기판(21)의 전면에 수소 분위기 어닐이 진행된 챔버(100) 내에서 인시튜(In-situ)로 티타늄 또는 코발트와 같은 실리사이드용 메탈을 증착한 후, 어닐을 진행하여 실리사이드용 메탈의 실리사이드 반응(실리사이드용 메탈과 게이트 전극으로 사용된 폴리실리콘의 반응, 실리사이드용 메탈과 소스/드레인 접합인 실리콘의 반응)을 유도하여 게이트 전극(24)의 상면과 소스/드레인 접합(27)의 상면에 티타늄 실리사이드 또는 코발트 실리사이드와 같은 실리사이드(29)를 형성한다. 이후, 미반응 티타늄 또는 코발트를 제거한다.
상술한 바와 같이, 본 발명은 불산 적용 후에 제거되지 않고 잔류하는 수 Å의 자연 산화막과 실리사이드용 메탈 증착 전까지 타임 딜레이(Time delay)로 발생되는 자연 산화막을 제거할 수 있어 실리사이드의 접촉저항 증가를 방지한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여 러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 불산 적용 후에 제거되지 않고 잔류하는 수 Å의 자연 산화막과 실리사이드용 메탈 증착 전까지 타임 딜레이(Time delay)로 발생되는 자연 산화막을 제거할 수 있어 실리사이드의 접촉저항 증가를 방지할 수 있는 효과가 있다.

Claims (5)

  1. 삭제
  2. 반도체 기판 상부에 게이트 산화막과 게이트 전극의 순서로 적층된 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴 외측의 반도체 기판에 소스/드레인 접합을 형성하는 단계와,
    습식 식각을 이용하여 상기 소스/드레인 접합의 표면에 성장된 자연 산화막을 제거하는 단계와,
    수소 분위기 어닐을 통해 상기 습식 식각 후에 남아있는 자연 산화막을 제거하는 단계와,
    상기 반도체 기판의 전면에 실리사이드용 메탈을 증착하는 단계와,
    상기 실리사이드용 메탈의 실리사이드 반응을 유도하여 상기 게이트 전극의 상면과 상기 소스/드레인 접합의 상면에 실리사이드를 형성하는 단계
    를 포함하며,
    상기 수소 분위기 어닐과 실리사이드용 메탈의 증착은, 동일 챔버 내에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 수소 분위기 어닐과 실리사이드용 메탈의 증착은,
    상기 소스/드레인 접합이 형성된 상기 반도체 기판을 상기 실리사이드용 메탈의 증착 챔버로 로딩시키는 단계;
    상기 챔버 내에서 수소 분위기로 어닐하는 단계; 및
    상기 챔버 내에서 상기 반도체 기판의 전면에 실리사이드용 메탈을 증착하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 수소 분위기 어닐은, 상기 실리사이드용 메탈의 증착 온도보다 높은 기판 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 삭제
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* Cited by examiner, † Cited by third party
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