KR100713332B1 - 반도체 소자의 살리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 살리사이드 형성 방법에 관한 것으로, 반도체 소자를 수소 분위기에서 어닐하여 표면의 토착 산화물을 제거하는 단계와, 반도체 소자에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 살리사이드를 형성하는 단계를 포함하며, 세정 공정을 통한 게이트 누설 원인을 사전에 차단하여 산화물에 의한 살리사이드 불량에 대한 마진을 확보하는 이점이 있다.
실리사이드, 살리사이드, 케미컬 어택, 살리사이드 전 세정
Description
도 1a 내지 도 1j는 종래 기술에 따른 살리사이드 형성 방법을 채용하여 트랜지스터를 제조하는 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2j는 본 발명에 따른 살리사이드 형성 방법을 채용하여 트랜지스터를 제조하는 방법을 설명하기 위한 공정 단면도,
도 3은 본 발명에 따른 살리사이드 전 공정을 수행할 수 있는 챔버의 구조도.
본 발명은 반도체 소자의 살리사이드(self-aligned silicide; salicide) 형성 방법에 관한 것으로, 더욱 상세하게는 살리사이드 증착 전에 산화물을 제거하는 살리사이드 전 세정(Salicide Pre Clean)에 관한 것이다.
반도체 소자의 고 집적화에 따라 게이트 패턴(Gate Patten)은 지속적으로 사이즈를 감소시켜 왔다. 하지만 게이트 패턴이 갈수록 작아짐에 따라 살리사이드 증착 전에 산화물을 제거하는 살리사이드 전 세정 공정의 마진은 갈수록 줄어들게 되 었다.
살리사이드 증착 전에 존재하는 산화물은 살리사이드 물질(Ti/Co/Ni 등)과 실리콘과의 반응을 방해하여 살리사이드 형성시 응집(Agglomeration)을 유발시키거나 살리사이드 형성 자체를 방해하여 MIC 저항 증가의 주요한 원인으로 부각되고 있다.
따라서, 살리사이드 증착 전에 산화물을 제거하는 살리사이드 전 세정 공정을 수행하게 된다.
도 1a 내지 도 1j는 종래 기술에 따른 살리사이드 전 세정 공정 및 살리사이드 형성 방법을 설명하기 위한 것으로서, 종래 기술에 따라 트랜지스터를 제조하는 방법을 나타낸 공정 단면도이다.
도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 반도체 기판(11)상에 패드 산화막(12a)을 형성하며, 패드 산화막(12a)상에 질화막(12b)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포한 후 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴(12c)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(12c)을 식각 마스크로 하여 질화막(12b)과 패드 산화막(12b)을 반도체 기판(11)이 노출될 때까지 선택적으로 건식 식각하며, 반도체 기판(11)의 노출 부분을 소정 두께로 건식 식각하여 STI 구조를 위한 트렌치(T)를 형성한다.
도 1c를 참조하면, 트렌치(T)를 포함한 구조물 전면에 절연 물질인 TEOS(tetra-ethyl-orthosilicate)를 증착해 트렌치(T)를 매립(filling)하여 소자 분리막(12)을 형성한다.
도 1d를 참조하면, 화학적기계적연마(CMP) 공정을 수행하여 질화막(12b)의 상부 영역에 존재하는 소자 분리막(12)을 제거하며, 이로써 트렌치(T) 영역, 즉 비활성 영역에만 소자 분리막(12)이 존재한다. 이후 STI 구조를 만드는데 사용된 질화막(12b) 및 패드 산화막(12a)을 세정하여 제거한다.
도 1e를 참조하면, 소자 분리막(12)이 형성된 반도체 기판(11) 상에 산화막(13a) 및 폴리실리콘층(14a)을 순차적으로 형성한다.
도 1f를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(14a)을 패터닝하여 게이트 전극(14)을 형성하며, 그 하부의 산화막(13a)을 패터닝하여 게이트 절연막(13)을 형성한다.
다음으로, 게이트 전극(14)을 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트 전극(14)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD(Lightly Doped Drain) 이온 주입층(15a)을 형성한다.
도 1g를 참조하면, 전체 상부에 절연물질인 TEOS를 소정 두께로 증착하여 버퍼막(16)을 형성하고, 그 상부에 게이트 스페이서의 형성을 위해 실리콘 질화막(17a)을 형성한다.
도 1h를 참조하면, 전면 식각 공정으로 실리콘 질화막(17a)을 식각하여 게이트 전극(14)의 양측 측벽 전체에 게이트 스페이서(17)를 형성한다. 게이트 전극(14) 및 게이트 스페이서(17)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(17)의 측부에 고농도 이온주입층(15b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써 LDD 이온주입층(15a) 및 고농도 이온주입층(15b)으로 이루어진 소오스/드레인(15)이 형성된다.
도 1i를 참조하면, 살리사이드 증착 전에 산화물을 제거하는 살리사이드 전 세정 공정으로서, 케미컬(Chemical)에 의한 습식 세정을 통해 산화물을 제거한다.
도 1j를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 게이트 전극(14) 및 소오스/드레인(15)의 상부에 실리사이드층(19)을 형성하여 전기 저항을 낮춘다. 즉, 살리사이드(self-aligned silicide; salicide) 공정을 통해 소오스/드레인(15)의 상부 및 게이트 전극(14)의 표면에 실리사이드를 함께 형성한다. 이로써, 트랜지스터가 제조되는 것이다.
그러나, 전술한 바와 같은 종래 기술에 따른 살리사이드 전 세정 공정 및 살리사이드 형성 방법에 의하면, 폭이 좁은 게이트 패턴(Narrow Gate Pattern)을 가지는 디바이스에서는 도 1i에서 참조부호 18로 표시한 바와 같이 게이트 사이드로의 케미컬 어택(Attack)이 발생할 수 있다.
이와 같은 케미컬 어택은 추후에 게이트 누설, 즉 트랜지스터의 누설을 초래하는 원인으로 작용하므로 이를 방지하기 위하여 살리사이드 증착 전에 충분한 세정을 수행하지 못하는 문제점이 있었다.
더욱이, 살리사이드 전 세정을 충분히 수행하지 못하여 산화물이 잔존하면 살리사이드 저항 증가를 유발하거나 페일(Fail)을 발생시키는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 살리 사이드 증착 전에 산화물을 제거하는 살리사이드 전 세정 공정으로서 수소(H2) 분위기에서 어닐(Anneal)하여 토착 산화물을 제거함으로써, 살리사이드 증착 전에 충분한 세정을 수행할 수 있도록 하여 산화물에 의한 살리사이드 불량에 대한 마진을 확보하는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 살리사이드 형성 방법은, 반도체 소자를 수소(H2) 분위기에서 어닐(Anneal)하여 표면의 토착 산화물을 제거하는 단계와, 반도체 소자에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 살리사이드를 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a 내지 도 2j는 본 발명에 따른 살리사이드 전 세정 및 살리사이드 형성 방법을 채용하여 트랜지스터를 제조하는 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 반도체 기판(101)상에 패드 산화막(102a)을 형성하며, 패드 산화막(102a)상에 질화막(102b)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포한 후 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴(102c)을 형성한 다.
도 2b를 참조하면, 포토레지스트 패턴(102c)을 식각 마스크로 하여 질화막(102b)과 패드 산화막(102a)을 반도체 기판(101)이 노출될 때까지 선택적으로 건식 식각하며, 반도체 기판(101)의 노출 부분을 소정 두께로 건식 식각하여 STI 구조를 위한 트렌치(T)를 형성한다.
도 2c를 참조하면, 포토레지스트 패턴(102c)을 제거한 후 트렌치(T)를 포함한 구조물 전면에 TEOS 등과 같은 절연 물질(102d)을 증착해 트렌치(T)를 매립한다.
도 2d를 참조하면, 화학적기계적연마(CMP) 공정을 수행하여 질화막(102b)의 상부 영역에 존재하는 절연 물질(102d)을 제거하며, 이로써 트렌치(T) 영역, 즉 비활성 영역에 소자 분리막(102)이 형성된다. 이후 STI 구조를 만드는데 사용된 질화막(102b) 및 패드 산화막(102a)을 세정하여 제거한다.
도 2e를 참조하면, 소자 분리막(102)이 형성된 반도체 기판(101) 상에 산화막(103a) 및 폴리실리콘층(104a)을 순차적으로 형성한다.
도 2f를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(104a)을 패터닝하여 게이트 전극(104)을 형성하며, 그 하부의 산화막(103a)을 패터닝하여 게이트 절연막(103)을 형성한다.
다음으로, 게이트 전극(104)을 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트 전극(104)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층(105a)을 형성한다.
도 2g를 참조하면, 전체 상부에 절연물질인 TEOS를 소정 두께로 증착하여 버 퍼막(106)을 형성하고, 그 상부에 게이트 스페이서의 형성을 위해 실리콘 질화막(107a)을 형성한다.
도 2h를 참조하면, 전면 식각 공정으로 실리콘 질화막(107a)을 식각하여 게이트 전극(104)의 양측 측벽 전체에 게이트 스페이서(107)를 형성한다. 게이트 전극(104) 및 게이트 스페이서(107)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(107)의 측부에 고농도 이온주입층(105b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써 LDD 이온주입층(105a) 및 고농도 이온주입층(105b)으로 이루어진 소오스/드레인(105)이 형성된다.
도 2i를 참조하면, 살리사이드 증착 전에 산화물을 제거하는 살리사이드 전 세정 공정으로서, 수소(H2) 분위기에서 어닐(Anneal)하여 기판 표면의 토착 산화물을 제거한다.
상술하면, 도 3에 나타낸 바와 같은 SWLL(Single Wafer Load Lock) 챔버(200)에서 가스를 제거(degassing)하는 데, 가스 유입구(230)를 통해 반응 가스로서 H2 가스를 유입시키고 캐리어 가스로 아르곤(Ar)이나 질소(N2) 등의 불활성 가스를 유입시킨다. 웨이퍼(W)의 하부는 열판(210)으로 지지하며, 웨이퍼(W)의 상부에는 할로겐 램프 등과 같은 열원(220)을 배치하여 웨이퍼(W)에 대한 어닐을 수행한다.
그러면, 열에 의한 가스 환원 반응을 통해 웨이퍼(W) 표면의 산화막은 H2O 형태로 환원하며, H2O를 펌프 아웃(Pump out) 시켜서 산화막에 의한 살리사이드 불 량에 대한 마진을 확보하는 것이다.
이때, 수소(H2) 가스의 유입율, 즉 유입속도는 SWLL 챔버의 볼륨에 따라 조정하며, 가스 제거시에는 환원반응이 일어날 수 있도록 충분한 온도 조건을 맞추어 주고, 어닐에 의한 가스 제거시에 추후 형성될 트랜지스터의 특성 변화가 일어나지 않도록 공정 시간을 조절해 준다. 임플란트 조건이나 디바이스 마진에 따라 다르나, 약 800℃ 이하의 경우에 1분 이내 정도로 세팅하는 것이 바람직하며, 약 500℃ 이하의 경우에 5분 정도까지는 영향을 받지 않는다.
도 2j를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 게이트 전극(104) 및 소오스/드레인(105)의 상부에 실리사이드층(109)을 형성하여 전기 저항을 낮춘다. 즉, 살리사이드 공정을 통해 소오스/드레인(105)의 상부 및 게이트 전극(104)의 표면에 실리사이드를 함께 형성한다. 이로써, 트랜지스터가 제조되는 것이다.
지금까지의 설명은 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명은 살리사이드 증착 전에 산화물을 제거하는 살리사이드 전 세정 공정으로서 수소(H2) 분위기에서 어닐하여 토착 산화물을 제거함으 로써, 세정 공정을 통한 게이트 누설 원인을 사전에 차단하여 산화물에 의한 살리사이드 불량에 대한 마진을 확보하는 효과가 있다.
Claims (4)
- 반도체 소자의 표면에 살리사이드를 형성하는 방법으로서,(a) 챔버의 가스 유입구를 통해 수소(H2) 가스를 반응 가스로 유입시키고 불활성 가스를 캐리어 가스로 유입시키는 분위기에서 상기 반도체 소자에 대한 어닐(Anneal)을 수행하여 열에 의한 가스 환원 반응을 통해 상기 표면의 산화막을 H2O 형태로 환원시킨 후 상기 H2O를 펌프 아웃(Pump out) 시켜 상기 산화막을 제거하는 단계와,(b) 상기 산화막을 제거한 상기 반도체 소자 상에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 살리사이드를 형성하는 단계를 포함하는 반도체 소자의 살리사이드 형성 방법.
- 삭제
- 제 1항에 있어서,상기 불활성 가스는 아르곤(Ar)이나 질소(N2)인 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
- 제 1항에 있어서,상기 (a) 단계는 SWLL(Single Wafer Load Lock) 챔버에서 웨이퍼의 하부는 열판으로 지지하며, 상기 웨이퍼의 상부에는 열원을 배치하여 상기 웨이퍼에 대한 어닐을 수행하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316721B1 (ko) * | 2000-01-29 | 2001-12-12 | 윤종용 | 실리사이드막을 구비한 반도체소자의 제조방법 |
-
2005
- 2005-12-28 KR KR1020050132774A patent/KR100713332B1/ko not_active IP Right Cessation
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