CN1779988A - 可集成的高压vdmos晶体管结构及其制备方法 - Google Patents

Abstract

本发明公开了一种可集成的高压VDMOS晶体管结构及其制备方法。其结构采用在N型外延层4与衬底1的界面上设有N型埋层2，在N型外延层上设有P型体沟道区11和深N+扩散区5及P型阱6，该P型体沟道区的四周设有P型场限环7，该P型体沟道区的内部设有源区，源区内设有N+环12s和P+接触区13，该深N+扩散区与N型埋层相连接构成漏区引出，在栅氧化层和场氧化层表面设置有多晶硅栅和场板。其制备过程是：注入埋层、生长外延层，在外延层上注入深N+扩散区、P型阱、场限环，并对外延层进行氧化、淀积、刻蚀多晶硅形成多晶硅栅极及场板，用自对准工艺制备体沟道区，在体沟道区内注入源区和在深N+扩散区内注入漏区的接触区。具有击穿电压高的优点，可用于高压功率集成电路。

Description

可集成的高压VDMOS晶体管结构及其制备方法

技术领域

本发明属于微电子技术领域，涉及半导体器件，具体地说是一种可以可集成的外延工艺的高压P型VDMOS晶体管的结构与制备方法，可应用于高压功率集成电路。

背景技术

目前，高压功率集成电路技术得到广泛的应用与发展，如应用于自动测试设备、电话总局开关、线性功率集成电路、电机控制、功率控制、集成高压运放、平板显示的驱动等领域。

在高压功率集成电路中，一般把高压功率器件和低压数字或者模拟电路集成在同一块芯片上，因此要求高压器件在制造工艺上要兼容，且希望在高压器件不要占据太大的面积的情况下性能达到电路的要求，因此，高压器件本身的设计将直接影响到集成芯片性能的优劣。

横向DMOS晶体管由于其负载电流与硅表面平行，因此可获得比较高的电压而无需很厚的外延层，使得深扩和隔离难度降低，易于集成。但是，在高压情况下，由于外延层的电阻较高，横向DMOS晶体管要获得比较大的电流能力则比较困难；

而VDMOS晶体管虽然可以提供比较好的电流负载能力，同时具有比较好的电压能力，但由于VDMOS晶体管要获得高的击穿电压，必须将其外延层做的足够厚，这就造成与器件本身要求外延层电阻比较小的矛盾，使其集成时工艺不易实现。

发明的内容

本发明的目的是提供一种可集成的高压VDMOS晶体管的结构及制备方法，以解决VDMOS晶体管可获得高击穿电压与集成问题。

本发明通过在外延层上设置场限和场板，并合理设计器件结构的技术方案实现其可获得高击穿电压的目的。整个器件的结构包括P型衬底，N型外延层，场氧化层，栅氧化层，其特点是在N型外延层与衬底的界面上设有N型埋层；在N型外延层上设有P型体沟道区和深N+扩散区及P型阱，该P型体沟道区的四周设有P型场限环，该P型体沟道区的内部设有源区，源区内设有N+环和P+接触区，该深N+扩散区与N型埋层相连接构成漏区引出；在栅氧化层上面设有多晶硅栅，在场氧化层表面设有多晶硅场板。

上述可集成的高压VDMOS晶体管结构，其中在于N型外延层与衬底的界面上还设有重掺杂的P型埋层，该P型埋层与P型阱相连形成隔离墙，通过该隔离墙与N型外延层共同实现PN节隔离。

上述可集成的高压VDMOS晶体管器件结构，其中场氧化层表面设有的多晶硅场板位于P型场限环和P型阱上的场氧化层表面。

上述可集成的高压VDMOS晶体管器件结构，其中多晶硅栅的两端分别与多晶硅场板连接为一体。

上述可集成的高压VDMOS晶体管器件结构，其中体沟道区以阵列形式排列，间距相等。

制备上述本发明结构的方法，按如下过程进行：

首先在P型衬底上注入N型埋层和P型埋层，并在衬底上生长一层N型外延层；然后在所述N型外延层表面注入深N+扩散区，并将该深入区与N型埋层相接，形成了VDMOS晶体管的漏区引出；接着在所述N型外延层上注入P型阱，并将该P型阱与P型埋层相接形成P型隔离墙；再在所述N型外延层上注入VDMOS晶体管的场限环；接着在所述外延层的表面进行场氧化与栅氧化，并淀积、刻蚀多晶硅，形成多晶硅栅极及场板；再在所述N型外延层上用自对准工艺制备VDMOS晶体管的体沟道区，并在该沟道区注入N+区，形成VDMOS晶体管的源区方形N+环，同时在深N+扩散区内注入N+区，形成漏区的N+接触区；最后在体沟道区内注入源区的P+接触区。

本发明由于采用外延、场限、场板结构，因而可实现VDMOS晶体管的耐压在100伏以上；同时由于本发明结构简单，故可实现与外延低压CMOS器件及低压双极器件的兼容。

附图说明

图1是本发明的VDMOS晶体管纵向剖面结构图

图2是本发明的VDMOS晶体管横向剖面结构图

图3是本发明制作器件的过程图

图4是用MEDICI仿真的本发明的器件的源漏击穿曲线图

具体实施方式

以下结合附图详细说明本发明的结构与制备方法。

参照图1和图2，本发明是在P型衬底1上设有N型外延层4，在外延层4与衬底1的界面上设有N型埋层2与P型埋层3。在N型外延层4的两端上设有P型阱6，该P型阱6与P型埋层3相连形成隔离墙，该隔离墙与N型外延层4的两端实现PN节隔离。在外延层4上的中部设有方形P型体沟道区11，该体沟道区以阵列形式排列，间距相等，并在该体沟道区的四周设有一圈P型场限环7，以提高器件的耐压。同时，在方形P型体沟道区11内另设方形的N+环12s和P+接触区13，以构成源区。在N型外延层4上的场限环7与P型阱6之间设有深N+扩散区5，该深N+扩散5与N型埋层2相接，成为VDMOS晶体管的漏区引出，并在深N+扩散区5上设有漏区N+接触区12d。在N型外延层4的表面设有栅氧化层9与场氧化层8，该栅氧化层9上设有多晶硅栅10a。在P型场限环7、P型阱6上的场氧化层8表面分别设有多晶硅场板10b和10d。在场氧化层8与多晶硅栅10a、多晶硅场板10b和10d的表面均设有硼磷硅玻璃15。在漏区接触表面与源区表面均刻有接触孔，接触孔里淀积有金属铝14。

实现上述可集成的高压VDMOS晶体管结构的制备方法，其具体制作过程如下：

一.取电阻率为15～20Ω·cm的P型<100>晶向硅单晶做衬底1；

二.在衬底1上进行N型埋层光刻，然后通过注入锑杂质制作N型埋层2；

三.在衬底1上进行P型埋层光刻，然后通过注入硼杂质制作P型埋层3；

四.在衬底1上生长厚度为12um的外延层4，随着外延层厚度的增加，N型埋层和P型埋层会随之向上扩散，其中，P型埋层上扩散点距离外延层表面不能少于5um，这样才能和后来注入的P型阱的下扩散点完全相接，以实现可靠的PN结隔离；

五.在外延层4上首先进行深N+扩散区5光刻，然后进行深磷注入，再进行磷推进，形成深N+扩散区峰值浓度为1×10¹⁹cm^-3，节深为10um，该深入区与N型埋层相接，形成了VDMOS晶体管的漏区引出；

六.在外延层4上制作P型阱6，即先进行P型阱光刻，然后进行P阱硼注入，再根据要求推阱，阱的峰值能度为1×10¹⁶cm^-3，推进后的阱深为5um，P型阱6推进后与上扩的P型埋层相接形成P型隔离墙，该P型阱6形成P型隔离墙的上隔离区，该上扩的P型埋层形成隔离墙的下隔离区；所述P型隔离墙与外延层又形成了有效的PN节隔离，把外延层分成一个个外延岛，在外延岛上制做各个器件；

七.在外延层4上用一次掩模刻蚀有源区，即用负胶光刻，将非有源区的薄氧化层腐蚀掉，保留薄氧化层形成各器件的有源区；

八.在外延层4上制作P型场区，即首先进行P型场区光刻，然后进行P型场区硼注入，该的峰值浓度为1×10¹⁶cm^-3，节深为3um，形成VDMOS晶体管的场限环7；

九.在外延层4表面进行场氧化，用LOCOS工艺生长一层厚度为10000埃的场氧化层8；

十.在外延层4表面进行栅氧化，生长厚度为600埃的栅氧化层9；

十一.在外延层4表面淀积厚度为800埃的多晶硅，并进行光刻，多晶硅栅10a与多晶硅的场板10d及外围的多晶硅栅10b；该VDMOS晶体管的栅电极形成是：在光刻时去掉多晶硅的多余部分，保留相邻体区之间的部分及四周外围的多晶硅；且将外围多晶硅栅10b的延伸作为场板10c；

十二.在外延层4表面制作VDMOS晶体管的P型体沟道区11，即首先进行P型体沟道区的光刻，然后进行硼注入，峰值浓度为5×10¹⁶cm^-3，再进行硼推进，推进后的节深为3um，P型体沟道区将以栅为自对准，该体沟道区以方形阵列形式排列，间距相等；

十三.在外延层4表面制作N+区，即首先进行N+区的光刻，然后进行N+磷注入，峰值浓度为1×10²⁰cm^-3，节深为0.6um，形成VDMOS晶体管的源区方形N+环12s及漏区接触区12d。

十四.在外延层4表面制作P+区，即首先进行P+区光刻，然后进行P+硼注入，峰值浓度为1×10²⁰cm^-3，节深为0.6um，形成VDMOS晶体管的源区的P+接触区13；

十五.进行离子注入退火，即在氮气气氛下退火，将多晶硅、源漏区注入的杂质离子激活，并将源漏结推进；

十六.在外延层4表面依次进行：淀积SiO2→淀积硼磷硅玻璃15→回流硼磷硅玻璃作表面平坦化处理→光刻接触孔→淀积厚度为600埃的铝14→光刻铝形成连接→钝化层氮化硅淀积→压焊孔光刻→压焊孔腐蚀→最后进行合金。

以上不管是P型体沟道区的注入还是源区N+环的注入，栅均提供了自对准功能；光刻的步骤均采用常规的处理过程，即涂胶→加掩模板→曝光→显影→腐蚀。

本发明的效果可通过如下测试和仿真证明：

1.对工艺控制单元中的VDMOS晶体管单管进行测试，其条件为：

室温T＝300K，栅源电压为零，在漏极电流达到1um时，取漏源极所施加的电压为击穿电压。

测试结果表明，击穿电压达到130伏。

2.在集成有VDMOS的最大工作电压为100V的等离子平板显示高压寻址驱动芯片中，对整个芯片的性能进行测试，测试结果为：耐压值超过100V，每路功率输出部分的输出电压可达90V，每路的输出电流为60mA，所有参数符合要求。

3.采用国际通用的专业的器件仿真软件MEDICI对本器件进行仿真，仿真方法如下：

源极接零电位，栅极接零电位，漏极的电位从零逐渐升高。取漏极电流密度达到1×10^-9A/um时的源漏电压为击穿电压。

仿真曲线如图4所示，其中横坐标为漏极所接电压单位为V，纵坐标为漏极线电流密度的对数，单位为A/um，由图4可知，击穿电压达到170V。

Claims (6)

1.一种可集成的高压VDMOS器件结构，包括P型衬底(1)，N型外延层(4)，场氧化层(8)，栅氧化层(9)，其特征在于：N型外延层(4)与衬底(1)的界面上设有N型埋层(2)；N型外延层(4)上设有P型体沟道区(11)和深N+扩散区(5)及P型阱(6)，该P型体沟道区的四周设有P型场限环(7)，该P型体沟道区的内部设有源区，该源区内设有N+环(12s)和P+接触区(13)；所述的深N+扩散区(5)与N型埋层(2)相连接构成漏区引出；在栅氧化层(9)上面设有多晶硅栅(10a)，在场氧化层表面设有多晶硅场板(10b、10c)。

2.根据权利要求1所述的可集成的高压VDMOS器件结构，其特征在于N型外延层(4)与衬底(1)的界面上还设有重掺杂的P型埋层(3)，该P型埋层(3)与P型阱(6)相连形成隔离墙，该隔离墙与N型外延层(4)实现PN节隔离。

3.根据权利要求1所述的可集成的高压VDMOS器件结构，其特征在于场氧化层表面设有的多晶硅场板(10b、10c)，分别位于P型场限环(7)和P型阱(6)上面的场氧化层表面。

4.根据权利要求1所述的可集成的高压VDMOS器件结构，其特征在多晶硅栅(10a)的两端分别与两个多晶硅场板(10b)和(10c)连接为一体。

5.根据权利要求1所述的可集成的高压VDMOS器件结构，其中体沟道区(11)以阵列形式排列，间距相等。

6.实施权利要求1结构的方法，按如下过程进行：

在P型衬底(1)上注入N型埋层(2)和P型埋层(4)，并在衬底(1)上生长一层N型外延层(4)；

在N型外延层(4)表面注入深N+扩散区(5)，并将该深入区与N型埋层(2)相接，形成了VDMOS的漏区引出；

在N型外延层(4)上注入P型阱(6)，并将该P型阱(6)与P型埋层(3)相接形成P型隔离墙；

在N型外延层(4)上注入场限环(7)；

在N型外延层(4)的表面进行场氧化与栅氧化，并淀积、刻蚀多晶硅，形成多晶硅栅极及场板；

在N型外延层(4)上用自对准工艺制备VDMOS的体沟道区(11)，并在该沟道区注入N+区，形成VDMOS的源区方形N+环(12S)，同时在深N+扩散区(5)内注入N+区，形成漏区的N+接触区(12D)；

在体沟道区(11)内注入源区的P+接触区(13)。

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