CN1949480A - 垂直双扩散型场效应管兼容常规场效应管的制作方法 - Google Patents

Abstract

垂直双扩散型场效应管兼容常规场效应管的制作方法是一种用于制造高压集成电路的BCD工艺方法，该方法采用制作VDMOS的硅材料片，在芯片外围进行高浓度P+1注入，推结深：进行低压区PWELL1注入，进行低压区NWELL注入，整个芯片预栅氧化，整片注入杂质磷、氧化，将厚氧化层刻蚀，再进行整片氧化，在整片多晶硅淀积、掺杂和刻蚀，刻蚀后留下分压场板，在VDMOS区域进行PWELL2的硼注入，推结深；在用来做VDMOS源极、CMOS的NMOS源漏PMOS衬底偏置区域进行N+的砷注入，在CMOS的PMOS源漏NMOS衬底偏置位置进行硼注入“P+2”，进行接触孔刻蚀，整个芯片蒸铝，腐蚀铝，形成金属引线，刻蚀压点。

Description

垂直双扩散型场效应管兼容常规场效应管的制作方法

技术领域

本发明是一种用于制造HVIC(高压集成电路)的BCD(Bipolar/CMOS/DMOS)工艺方法，属于半导体制成技术领域。

背景技术

随着半导体技术的不断发展HVIC应用越来越广。半导体工艺技术的不断发展。BIPOLAR(双极)、CMOS(互补金属氧化物半导体场效应管)和DMOS(双扩散金属氧化物半导体场效应管)原本三个独立的分支不断的相互融合，逐步发展出了BIPOLAR与CMOS一起集成的BICMOS和三者共同集成的BCD工艺。采用Bipolar/CMOS/DMOS整合的BCD工艺，将通常有的3种不同的工艺类型结合起来：bipolar针对模拟控制；CMOS针对数字控制；DMOS针对处理在芯片或系统上管理中出现高电压大电流，实现系统的软启动和功率输出。实现这种组合的BCD工艺的优点是能更高层次的集成，更小的尺寸，和更好的效率。

目前，很多国外的大的IDM公司普遍采用BCD(BIPOAR，CMOS，DMOS)工艺，做一些高端的IC，由于BCD工艺复杂，难度大，所以中国大陆还处于起步阶段。目前国内BCD工艺中出现的高压的DMOS基本都是采用的JFET(结型场效应晶体管)或者是LDMOS(横向双扩散金属氧化物半导体)。但是LDMOS有它不可逾越的障碍，就是导通电阻和它版图面积间的矛盾。LDMOS导通电阻大，电流能力小，版图面积大。要靠大大增加版图面积来提高电流能力，不适合做大功率的输出管。最适合的输出管是采用电流能力大的VDMOS来设计。在这种情况下，很多公司采用了双岛双芯片的封装设计，将控制电路与做输出管的VDMOS分开制造，封装时封在一起。这样做，技术难度上得到了降低，但是封装的成本大大提高。同时，采用了双芯片使得功耗增大；由于不同岛，控制芯片对输出芯片的过热监控能力下降，可靠性大大降低；封装对电路可靠性影响明显加大。

发明内容

技术问题：本发明的目的是提供一种垂直双扩散型场效应管兼容常规场效应管的制作方法，该方法具有光刻次数少，成本低，制成控制简单的优点。

技术方案：目前的LDMOS为主的单芯片BCD集成，具有输出能力小，芯片面积大，功耗大的问题。双岛双芯片的封装技术也有功耗大可靠性较差的问题。于是我们提出了采用650V高压VDMOS作为输出管，兼容常规器件的设计思想。但是VDMOS的厚外延，淡掺杂结构，使我们最终放弃了表面BICMOS的设计思想，转而采用表面阱内常规CMOS控制电路设计。由于CMOS电路具有控制精确，功耗小的特点；VDMOS具有耐高压，低导通电阻的特性。实现高压低导通电阻的VDMOS和控制电路的单片集成，比现有的设计的功耗大大降低，节省了能源，同时也极大的提高了电路的可靠性。我们在多年的高压VDMOS和常规CMOS技术积累的基础上，设计了一套完整的650V高压VDMOS表面嵌套CMOS的工艺技术。

这种工艺的具体实现是通过650V高压VDMOS(NMOS)的传统工艺上嵌入低压CMOS步骤完成的。650V高压VDMOS工艺流程如图1所示，主要工艺步骤为：

1.)高浓度P+注入，推结深；

2.)有源区刻蚀；

3.)多晶硅栅极淀积和掺杂；

4.)PWELL(P阱)硼注入，推结深；

5.)源极N+的砷注入，推结深；

6.)接触孔刻蚀；

7.)蒸铝，腐蚀铝；

8.)压点刻蚀。

VDMOS的材料片是采用的N(100)掺砷衬底，电阻率小于0.005Ω·CM，外延厚度54±8μm，外延电阻率24±8Ω·CM。耐压可以稳定的做到650V，最高可以做到750V。

为了在此工艺中实现低压CMOS，我们在VDMOS表面制作一个用于制作低压器件的PWELL(P阱)。在PWELL中在制作用来做常规PMOS的NWELL(N阱)。用PWELL与外延的耐压来保证高压VDMOS漏极的高电压不影响低压控制电路的CMOS的工作。具体的工艺流程如图2，工艺步骤如下：

1.)采用制作VDMOS的硅材料片，在芯片外围进行高浓度P+1注入，推结深：是用来形成集成电路周围高压终端分压环和VDMOS区域阱接触，

2.)在芯片上用来制作低压控制CMOS电路的位置进行低压区PWELL1注入，预推结深，

3.)在低压区PWELL1里用来做PMOS的位置进行低压区NWELL注入，预推结深，

4.)在用来制作器件的区域进行有源区刻蚀；其中高压VDMOS、低压CMOS区域都需要刻蚀干净，

5.)整个芯片预栅氧化，开启调整；整片注入杂质磷，

6.)整个芯片氧化，其目的在于形成高压的VDMOS的厚的栅氧化层，

7.)将用来做低压CMOS区域的有源区，将厚氧化层刻蚀，再进行整片氧化，形成低压区薄栅氧化层，

8.)在整片多晶硅淀积、掺杂和刻蚀，刻蚀后留下用来做器件栅极和芯片周围高压终端的分压场板，

9.)在VDMOS区域进行PWELL2的硼注入，推结深；

10.)在用来做VDMOS源极、CMOS的NMOS源漏PMOS衬底偏置区域进行N+的砷注入，

11.)在CMOS的PMOS源漏NMOS衬底偏置位置进行硼注入“P+2”，推结深，

12.)在芯片上用来接引线的位置进行接触孔刻蚀，

13.)整个芯片蒸铝，腐蚀铝，形成金属引线，

14.)在芯片上用来接外围引脚的位置刻蚀压点。

在这个工艺平台下，最终形成的HVIC的纵向结构(如图3所示)。

在这个工艺平台下，我们还可以提供两种电阻，两种电容配合我们的设计使用。分别是高阻的NWELL电阻(如果认为NWELL精度和阻值不够，可以采用一次单独的电阻注入)和低阻的多晶电阻；电容可以用高压区厚氧和低压区的薄氧的栅氧，形成两种电容。为了提高电路的可靠性我们在NWELL电阻上都加盖POLY(多晶)。

有益效果：利用这个工艺平台，我们将高耐压低导通电阻的VDMOS与低功耗高控制精度的CMOS电路集成在了一起。利用VDMOS的高耐压低导通电阻特性做输出管。可以实现高压大电流控制，同时版图面积比LDMOS要小，利于集成，提高了可靠性和成品率。并且在同一片IC上集成CMOS的控制电路，它具有功耗小，控制精度高的优点。使得功耗大大降低，节省了能源，同时也极大的提高了电路的可靠性。同时，也解决了双岛双芯片封装中的可靠性下降问题。

附图说明

图1是常规VDMOS工艺流程示意图。

图2是本发明调整过的兼容工艺流程示意图。

图3是本发明最终形成的器件的纵向结构示意图。

具体实施方式

在这个平台下我们在2000*2200μm的芯片面积上实现了控制电路与输出高压VDMOS的集成。具体的实现方式如下：

1.)高浓度P+注入，推结深：这里的浓度和结深对整个管芯的耐压有很大的影响。具体的浓度和结深要根据相应的版图设计做适当调整。

2.)低压区PWELL1注入，预推结深：这里只是预推结深，结深不要推得太深。因为后面还有很多高温过程，会进一步加深结深。

3.)低压区NWELL注入，预推结深：在ACTIVE(有源区)之前增加了做低压CMOS的PWELL和NWELL。这里的PWELL和NWELL的结深不要推得太深，主要的结深的推进要靠后面的步骤来实现。尽量使这里的PEWELL1(P阱一)和后面VDMOS的PWELL2(P阱二)的浓度和结深相差不要太大。相差太大后，会使电场分布不均匀，形成局部高电场，使整体的耐压下降。

4.)有源区刻蚀：将VDMOS和低压CMOS的有源区打开。刻蚀采用于法加湿法的方法。

5.)预栅氧化，开启调整注入：预栅氧化，1000℃干氧16分钟，预栅氧500，然后进行调整开启的注入。预栅氧用来做注入阻挡。

6.)高压的VDMOS厚栅氧化：1050℃干氧5分钟+干氧/TCA 60分钟+干氧5分。氧化层厚度大约1100。

7.)低压区厚栅氧刻蚀，低压区薄栅氧化：将低压CMOS区域的有源区打开，刻蚀采用于加湿。最后采用湿法，可以防止干法破坏表面，引起漏电。然后再长薄栅氧。此时，厚栅氧区也会被氧化，但是由于原本有1000左右的氧化层，这次干氧对厚栅氧区的氧化层厚度影响不大。两次栅氧的时间间隔不要太久，以免表面粘污，影响氧化层的质量。

8.)多晶硅栅极淀积、掺杂和刻蚀：两次栅氧后应立刻进炉管进行多晶淀积，以免表面粘污。多晶淀积4000，最好采用注入的磷掺杂。

9.)PWELL2硼注入，推结深：这里的P阱实际上形成的是VDMOS区域的沟道区，调整它的浓度可以调整VDMOS的开启电压。

10.)源极N+的砷注入：VDMOS区域的和低压CMOS区域的源极同时都注入。

11.)常规CMOS的PMOS源漏注入，推结深：此时推结深在VDMOS区域就形成PWELL2和N+的双扩散结构，该结构和厚的低掺杂外延构成高压的VDMOS。推结深的同时在低压区形成CMOS的源漏区域。

12.)接触孔刻蚀：采用干加湿的方法刻蚀，以得到良好的表面状态。

13.)蒸铝，腐蚀铝：蒸铝要两者兼顾。对于常规的VDMOS来说，铝厚一般要4μm，这样可以提高可靠性。但是这样的铝厚对于小尺寸的CMOS来说，是不利于集成的。最终经过多次试验，认为铝厚2.0-3.0μm之间是比较好的。

14.)压点刻蚀。

我们设计的该HVIC的耐压实际可以高达675V，输出器件的导通电阻仅仅只有27Ω左右，输出峰值电流可以达到0.5A。由于电路自身的功耗大大减小，在常规DIP封装下，整个电路的输出功率也可以达到13W。而且单芯片封装，降低了封装的难度，提高了可靠性。

Claims (1)

1.一种垂直双扩散型场效应管兼容常规场效应管的制作方法，其特征在于该方法步骤如下：

1.)采用制作VDMOS的硅材料片，在芯片外围进行高浓度P+1注入，推结深：是用来形成集成电路周围高压终端分压环和VDMOS区域阱接触，

2.)在芯片上用来制作低压控制CMOS电路的位置进行低压区PWELL1注入，预推结深，

3.)在低压区PWELL1里用来做PMOS的位置进行低压区NWELL注入，预推结深，

4.)在用来制作器件的区域进行有源区刻蚀；其中高压VDMOS、低压CMOS区域都需要刻蚀干净，

5.)整个芯片预栅氧化，开启调整；整片注入杂质磷，

6.)整个芯片氧化，其目的在于形成高压的VDMOS的厚的栅氧化层，

7.)将用来做低压CMOS区域的有源区，将厚氧化层刻蚀，再进行整片氧化，形成低压区薄栅氧化层，

8.)在整片多晶硅淀积、掺杂和刻蚀，刻蚀后留下用来做器件栅极和芯片周围高压终端的分压场板，

9.)在VDMOS区域进行PWELL2的硼注入，推结深；

10.)在用来做VDMOS源极、CMOS的NMOS源漏PMOS衬底偏置区域进行N+的砷注入，

11.)在CMOS的PMOS源漏NMOS衬底偏置位置进行硼注入“P+2”，推结深，

12.)在芯片上用来接引线的位置进行接触孔刻蚀，

13.)整个芯片蒸铝，腐蚀铝，形成金属引线，

14.)在芯片上用来接外围引脚的位置刻蚀压点。

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