CN102184922A - 具有使用掩埋金属互连的垂直高端pmos和垂直低端nmos的单片输出级、结构和方法 - Google Patents

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Abstract

电压转换器可包括输出电路，其具有可形成在单个管芯(即“功率管芯”)上的垂直高端器件和垂直低端器件。高端器件可以是PMOS晶体管，而低端器件可以是NMOS晶体管。PMOS晶体管的源极和NMOS晶体管的源极可由相同金属结构形成，并且高端器件的源极电连接VIN和低端器件的源极电连接地面。高端PMOS晶体管的漏极可以在器件运行的过程中使用夹置在晶体管和半导体衬底之间的金属层使低端NMOS晶体管的漏极电短路。

Description

具有使用掩埋金属互连的垂直高端PMOS和垂直低端NMOS的单片输出级、结构和方法
相关申请的交叉引用 
本申请要求2010年1月15日提交的美国临时专利序列号61/295,270的优先权，其全部通过引用的方式并入本文中。 
技术领域
本发明涉及半导体器件的领域，更具体地，本发明涉及功率转换和控制结构与它们的形成方法。
背景技术
在多种电容中使用提供功率转换器功能的半导体器件，例如使用DC/DC(DC-DC)转换器改变DC功率。例如，来自一个或多个电池的输入DC功率可被转换以提供在可以高于或低于输入DC电压的电压下的一种或多种功率输出。使用集成电路(IC’s)进行功率转换功能通常需要电耦接输入电压(VIN)的DC高端晶体管、电耦接地面的DC低端晶体管、和控制电路。在同步降压器件(即同步降压或“synch降压”转换器)中，例如通过交替启动高端器件和低端器件来进行功率转换以降低电压，并且利用通过器件具有高效率和低功率损耗的控制器电路来进行转化和控制功能。
需要可以在高功率密度下(例如，在小空间中高电压和高电流)运行的功率转换器电路，特别是这样的器件，该期间可以以合理成本高效转换功率，同时在印刷电路板或其他接收衬底上使器件所要求的空间最小化。使用高功率密度的一个挑战是输出电路系统的尺寸随着转换器的电压和电流额定值的增加而增加，因为功率晶体管要求更大的间隔以在高电压下运行。已经使用了不同实施方式的控制器电路、高端器件和低端器件，它们 均具有各自的优点和缺点。
如图1中所示，共封装器件10可包括一个半导体管芯12上的控制电路系统以提供控制器IC、第二管芯14上的高端器件、和第三管芯16上的低端器件。图1器件的代表性电路示意图示于图2中，其也示出控制器电路12、连接VIN引脚分配并且在器件运行过程中适于电耦接VIN的高端MOSFET 14、和连接功率地面(PGND)引脚分配并且在器件运行过程中适于电耦接PGND的低端MOSFET 16。器件可具有标准封装引脚分配和引脚分布，例如所示的那些。在隔离管芯上形成控制器、低端和高端器件可具有在控制器IC上的互连寄生的问题，其可对器件性能造成不良的影响。这可源自焊线中固有的寄生电感、电磁干扰(EMI)、振荡(ringing)、效率损耗等。更高质量的连接，例如铜板(或夹)焊接或带式焊接，可用于减少寄生，但这增加装配成本。此外，共封装标准垂直MOSFET可导致电路的寄生电感串联输出节点。由寄生电感引起的问题在本领域中广泛建立。尽管电容器可连接输出端子(例如输入(VIN)和地面)以补偿连接这些的节点的电感的不良影响，但是内部寄生电感不能通过这种技术来补偿，因为内部节点无法在外部封装位置处获得。
此外，含有三个隔离管芯的封装具有较高的制造成本，例如由于较多数量的管芯附接步骤(在该例子中三个管芯)，和要求另外的间隔以在相邻管芯之间分隔，从而允许管芯附接焊缝、管芯放置宽容度、和管芯旋转宽容度，这降低可以获得的功率密度。为了降低相邻管芯之间的电气干扰和实现期望器件的互连，各管芯放置在隔离管芯焊盘上。
共封装器件的例子包括具有共封装高端MOSFET和外部肖特基二极管的非-synch降压、具有共封装高端和低端MOSFET的非-synch降压、具有共封装高端和低端MOSFET的同步降压、具有共封装MOSFET(同步升压)的升压转换器、和具有共封装MOSFET和肖特基二极管的升压转换器。
离散器件还可隔离安装到印刷电路板。在该方案中，含有控制器电路的第一封装管芯结合使用含有高端MOSFET的第二封装管芯和含有低端MOSFET的第三封装。三个封装安装在印刷电路板上。然而，这可增加封装成本，因为必须制造和处理的管芯和隔离封装的数量至少是三倍，并且在印刷电路板上使用的区域也增加，这导致电路板尺寸增加。
存在这样的功率转换器，其高端和低端应用都使用N-沟道MOSFET。这要求使用复杂设计用于控制器和/或栅极驱动集成电路。
需要其中器件加工成本和器件占位面积降低的功率转换器，同时提供具有足够器件电气特性和低寄生电感与电容的功率转换器器件。
发明内容
本文中所述的一些实施方案提供形成半导体器件电压转换器和半导体器件的方法。例如，半导体器件包括半导体管芯，其中半导体管芯包括具有N-型导电性的单个半导体衬底。半导体器件还包括覆盖在单个半导体衬底上的垂直p-沟道金属氧化物半导体(PMOS)晶体管，其中垂直PMOS晶体管包括有源区，和覆盖在单个半导体衬底上的垂直n-沟道金属氧化物半导体(NMOS)晶体管，其中垂直NMOS晶体管包括有源区。半导体器件还包括在包括垂直PMOS晶体管有源区下的位置处电连接N-型导电衬底的垂直PMOS晶体管的漏极，和在包括垂直NMOS晶体管有源区下的位置处电连接N-型导电衬底的垂直NMOS晶体管的漏极。示例性半导体器件还包括导电层，其使垂直PMOS晶体管的漏极连接垂直NMOS晶体管的漏极，使得PMOS晶体管和NMOS晶体管具有共同漏极。
附图简述
引入该说明书中并构成其一部分的附图和说明书一起描述了本发明的实施方案，其起到解释本发明的原理的作用。在附图中：
图1是常规功率转换器器件的仰视图；
图2是电压转换器器件的示意图，包括输出功率器件，其具有控制器电路、连接VIN的高端器件和连接地面的低端器件，所有都形成在隔离半导体管芯上；
图3-16是示出依照本教导的实施方案形成的多种工序内结构的剖视图；
图17和18是使用和前述实施方案不同的方法、可依照本教导的另一实施方案形成的中间体结构的剖视图；
图19和20是使用和前述实施方案不同的方法、可依照本教导的另一实施方案形成的中间体结构的剖视图；
图21是可以依照本教导形成的器件的计算机辅助设计技术(TCAD)模拟。
应注意，附图的一些细节已经简化并绘制以促进理解本发明的实施方案，而不是保持严格的结构精确性、细节和比例。
附图标记列表
10 共封装器件
12 一个半导体管芯/控制器电路
14 第二管芯/高端MOSFET
16 第三管芯/低端MOSFET
30 衬底晶片
32 导体层
34 多晶硅
36 隔离器件层
50 焊盘氧化物
52 氮化物
54 N+掩埋层
60 氧化物
62 NMOS区域
64 PMOS区域
66 P+掩埋层植入
70 外延层
72 P-型部分
74 N-型部分
80 沟槽掩模
82 MOSFET栅极沟槽
100 栅极氧化物
102 多晶硅
110 N-体
120 P-体
130 掩模
132 PMOS体接触
140 P+掩模
142 NMOS体接触
144 PMOS源极
150 介电结构
160 第一部分
162 第二部分
164 PMOS晶体管
166 NMOS晶体管
180 衬底
182 外延层
184 导电层
186 多晶硅
188 器件晶片
190 衬底
192 导电层
194 多晶硅
196 器件晶片
具体实施方案
现在详细参照本发明的实施方案(示例性实施方案)，其例子示于附图中。只要可能，在整个附图中使用相同的附图标记以标示相同或类似的部件。
基于高端侧向PMOS和低端侧向NMOS的DC/DC功率转换器可用在低电压单片(单个管芯，使用在单片管芯的顶部表面上互连的侧向器件)实 施方式以及离散实施方式中。侧向PMOS高端器件的使用简化了控制器设计。然而，一个缺点是侧向PMOS器件的相对高的比电阻(RDSON*面积)，其通常比具有等同几何形状的侧向NMOS器件的比电阻高2至3倍。由于和电子(NMOS中的载体)相比空穴(PMOS中的载体)的迁移更低，因此可以产生该结果。离散实施方式(例如使用有效沟槽耗尽型金属氧化物半导体(DMOS)PMOS器件)可以源自寄生电感、较大尺寸和由于需要多次封装的更高成本。此外，单片实施方式昂贵，因为电流额定值和电压额定增加，特别是因为高电压、低电阻的侧向PMOS器件的更大尺寸。已经尝试具有PMOS高端管芯和NMOS低端管芯的控制器IC的共封装，但是由于需要装配多个部件和另外间隔(即在不同管芯之间对齐和放置)，这可能是昂贵的。因此，期望基于PMOS高端和NMOS低端器件的更有效的功率级构造。
本教导的多种实施方案可包括一种或多种特征。例如：1)高端垂直PMOS器件和低端垂直NMOS器件的单片(单个管芯)集成；2)用作两种器件的输出(即级节点)的衬底；3)覆盖高端PMOS器件上的顶部金属是输入电压(即VIN，PMOS源极)；4)在低端NMOS器件上方的顶部金属(其可由具有PMOS源极金属的单层形成)是器件地面(即NMOS源极)；5)功率转换器结构，可使用有效器件形成，例如增强型器件、垂直DMOS器件、沟槽DMOS器件、或器件组合；6)功率转换器器件，其和高性能LDMOS器件相容；7)器件，其中通过在衬底-至-外延层接口的掩埋金属连接，可以实现高端PMOS器件(其是P-型)的漏极和低端NMOS器件(其是N-型)的漏极的互连；8)用于具有平坦栅极的NMOS和PMOS的一个或多个垂直DMOS和/或增强型器件；9)用于NMOS和PMOS器件的垂直沟槽栅极结构；10)PMOS漏极、NMOS漏极和导电衬底之间的掩埋金属短路；11)掺杂缓慢扩散的掺杂剂(例如锑和砷)的过渡或缓冲层可用在高度掺杂的衬底和掩埋导体之间，以使补偿掺杂最小化，和；12)图案化或部分掩埋层和掩埋导体。
形成根据本教导的实施方案的结构的第一方法示于图3-16中。如从下面的描述所理解的，该方法可以使用9层这样少，包括：1)掩埋层(BL)掩模；2)PMOS漏极掩模；3)沟槽掩模；4)N-体掩模(即用于植入PMOS 器件体的掩模)；5)P-体掩模(即用于植入NMOS器件体的掩模)；6)N+植入掩模；7)P+植入掩模；8)接触开口蚀刻掩模，和；9)金属蚀刻掩模。该方法可任选地包括焊接焊盘蚀刻掩模。
如图3中所示，高度掺杂至N-型导电性(即“N+++”)的衬底晶片30(即处理晶片)可容纳导体层32，例如厚度约0.1微米(μm)至约1.0μm的钨(W)或硅化钨(WSix)的沉积。随后，多晶硅34沉积在导体层上厚度为约0.1μm至约4.0μm，然后(例如)使用化学机械抛光(CMP)平坦化以实现平整光滑表面。例如使用市售晶片焊剂(例如得自EVG of Tempe，AZ and KarlSuss of Waterbury Center，VT的那些)，隔离器件晶片36焊接至衬底晶片的抛光的多晶硅表面。在器件晶片使用掩埋金属焊接至处理晶片后，器件晶片可以是磨光、抛光或平坦至厚度约0.2μm至约3.0μm，从而导致和图4中所示类似的结构。
接下来，约100 
Figure BSA00000424976900071
至约300 
Figure BSA00000424976900072
的焊盘氧化物50和约500 
Figure BSA00000424976900073
至约1,500 
Figure BSA00000424976900074
的氮化物52沉积在器件晶片上。图案化掩模(未示出)形成在氮化物52上方，蚀刻氮化物，在除去图案化掩模之前或之后植入N+掩埋层54。N+掩埋区域54可使用锑或砷植入，其剂量为约1E13原子/cm2至约5E15原子/cm2并且能量为约20KeV至约140KeV。在除去掩模后，保留类似图5的结构，包括植入器件晶片36的右侧(如所示)中的N+掺杂的层54。
在氮化物52和焊盘氧化物50位于合适位置的情况下进行氧化，其消耗部分器件晶片，并且在晶片的暴露右侧上增厚氧化物，从而在器件晶片36的右侧(如所示)上导致厚的氧化物60。这导致在NMOS区域62和PMOS区域64之间所示的轻微阶梯，约等于生长的氧化物厚度的一半，这可用作用于随后工序的对齐。在足以使N+掩埋层54扩散至如所示器件晶片的温度下也可进行氧化步骤。氮化物条带化，并可以以自对齐方式使用(例如)硼或BF2进行P+掩埋层植入66，其剂量为约1E13原子/cm2至约5E15原子/cm2并且能量为约10KeV至约80KeV，因为在N+区域62上方生长的氧化物60将阻断该P植入。P+植入后面可以是任选的P+掩埋层退火，其可以是快速热加工(RTP)步骤和/或扩散，以导致类似图6中所示的结构。
随后，蚀刻氧化物并清洁晶片，将N-型外延层(N-epi)70沉积在器件晶片的顶部表面上。该外延硅区域的厚度和掺杂浓度取决于随后-形成的 N-沟道垂直DMOS晶体管的要求。对于以约30V评级的器件，N-epi可具有的厚度为3至6微米，并且掺杂浓度为约2.0E16原子/cm3至约2.6E16原子/cm3。应注意，在下面的说明书和附图中忽略N和P区域之间的小的阶梯不一致，因为其是生长的硅厚度的一部分并且因为其在器件的有源区外。
焊盘氧化物(未示出)形成在外延层70上，并且施加图案化掩模(优选厚抗蚀剂，2至5微米，例如未示出)以能够进行PMOS漏极区域的掺杂，从而导致外延层70的P-型部分72和外延层70的N-型部分74。在P-型植入的过程中，掩模使用厚抗蚀剂保护N-型外延层部分74避免P-型掺杂剂的植入。可以使用多次高能硼植入来进行PMOS漏极植入，例如对于基于三次隔离植入的PMOS漏极形成，使用硼植入，能量为约100-200KeV、约300-450KeV和约800-1500KeV，并且剂量为约1E11原子/cm2至约1E13原子/cm2。除去抗蚀剂，可进行PMOS漏极区域退火以导致图7结构。可以在火炉中进行漏极区域退火，温度为约900℃至约1200℃，这取决于期望的PMOS漏极掺杂性能。应注意，NMOS漏极74也可以通过植入和扩散而形成，这类似于PMOS器件的漏极的形成，并且需要任何方法改进。
已知硅掺杂剂(包括硼、砷和锑)在硅化钨中的扩散系数比它们在硅中的扩散系数高许多数量级。如果使用钨，掩埋层下的层32可在焊接或其他高温步骤的过程中至少部分转换为硅化钨。
结果，掩埋层掺杂剂在它们接触硅化物时可几乎立即从一个器件区域(例如64)侧向扩散至其他(例如62)。在快速(在硅中)扩散硼的情况下，然后侧向扩散的掺杂剂可向上扩散到相对导电类型的岛中。如果发生这种情况，这可导致增加掩埋层电阻的掺杂剂补偿。此外，如果扩散时间足够高并且掩埋层厚度足够小，将使缓慢移动的N掩埋层扩散出来以形成使N掩埋层从N漏极区域隔离的净P层。减轻这些问题的选择包括对于P掩埋层使用比N掩埋层更低的掺杂水平，和将P用于N掩埋层。P的扩散系数约等于硼的扩散系数，使得硼不能容易地扩散出来。使用大致相同扩散系数的N和P型掩埋层掺杂剂还可以导致对于两者类似的向上扩散距离到覆盖外延层中。这导致对于两种类型器件类似的掩埋层至体的距离，如对于两种器件在相同破坏电压下最小化电阻所要求的。
掺杂剂在掩埋金属内和外的扩散可通过下列因素来控制：改变使用的掺杂剂的类型，掺杂剂浓度和加工时间和温度。另外，掺杂剂的扩散可通过改变掩埋金属的组成而变化。组成可包括(例如)富硅的硅化钨(WSix，其中x＞2)。此外，扩散取决于掩埋金属的结晶结构，例如无论纳米晶、微晶还是多晶。另一扩散控制方法包括使用插入掩埋金属内的薄的“屏障层”，例如TaN、TiN、TiW、TiWN。薄层的使用将最小化串联电阻。
在形成类似于图7的结构后，可以进行多种加工，(例如)在其他晶片位置使用硅的局部氧化(LOCOS)法(例如)形成任选的掩模化有源区氧化。然后形成焊盘氧化物，接着形成外延层70的硬掩模氧化物、沟槽掩模80、氧化物蚀刻、硅蚀刻，以形成MOSFET栅极沟槽82，这导致类似于图8的结构。
清洁图8结构以除去掩模80并暴露外延层70，如图9中所示，然后可以进行任选的各向同性(圆孔)蚀刻，接着除去硬掩模以在有源区域中暴露硅表面。清洁晶片，使用标准热氧化在有源区域中进行牺牲用氧化物(sac ox)的生长。该sac ox当在有源区中所有暴露的硅表面(其包括水平顶部表面、沟槽侧壁和沟槽底部)上方生长高质量栅极氧化物100之前剥去。
在生长栅极氧化物100后，进行隐蔽多晶硅沉积。该多晶硅可以是未掺杂的，或可使用离子植入选择性掺杂，例如利用掩模在PMOS区域上方使用掺杂的P+多晶硅和在NMOS区域上方使用掺杂的N+多晶硅。进行选择性多晶硅回蚀以使多晶硅102留在沟槽中，从而从外延层的上表面除去多晶硅，并使栅极氧化物100留在外延层72的上表面上，如图10中所示。回蚀可使用等离子体蚀刻技术或CMP来进行。
随后，形成图案化N-体掩模(未示出)以暴露PMOS器件的区域，进行N-型掺杂剂的N-体植入，并且进行N-体退火以导致图11结构，其如所示在晶片的PMOS端64上形成N-体110。
接下来，形成图案化P-体掩模(未示出)以暴露NMOS区域62的部分，进行P-型掺杂剂的P-体植入，并且进行P-体退火以导致图12结构，其如所示在晶片的NMOS端62上形成P-体120。
在形成类似图12的结构后，在如图13所示结构上方形成掩模130，这将用于图案化多种N+区域。在该实施方案中，该掩模图案限定PMOS 体接触132(即接触PMOS器件的N-型体110)，限定NMOS源极134，并在结构的NMOS端62上向多晶硅区域102中提供NMOS掺杂，而通过掩模130保护结构的PMOS端64上的多晶硅避免N-型植入。在形成掩模后，进行N+植入，例如在0°倾斜下剂量为约1E15原子/cm2至约1E16，使用的植入能量为约70KeV。随后进行N+退火以导致图13结构。
应注意，多晶硅102将形成器件栅极。对于低阈值(接通)电压，优选PMOS区域64中的PMOS栅极掺杂至净P+导电性，同时NMOS区域62中的NMOS栅极掺杂至净N+导电性。在示出的方法中，因此N+掺杂剂植入NMOS栅极中，而P+材料植入PMOS栅极中。然而，在可替换的方法中，NMOS和PMOS多晶硅栅极可接收N-型掺杂剂，掩模140阻断从NMOS和PMOS多晶硅栅极的P-型植入，使得栅极全部掺杂至N-型导电性。
除去N+掩模，形成类似于图14所述的P+掩模140。P+掩模将用于限定NMOS体接触142(即接触NMOS器件的P-型体120)、PMOS源极144和掺杂入结构的PMOS端上的多晶硅区域102的PMOS，同时通过掩模140保护结构的NMOS端上的多晶硅避免P-型植入。可使用硼或BF2进行P+植入，在0°倾斜下剂量为约1E15至约1E16离子/cm2，例如剂量约2E15，植入能量为约5KeV至约80KeV，从而导致图14结构。也涵盖其他方案。
除去P+掩模140，进行隐蔽氧化物沉积，例如使用未掺杂的氧化物或硼磷硅酸盐玻璃(BPSG)。可进行氧化物回流焊(例如BPSG回流焊)以通常使配件的表面平坦化。在氧化物上方形成接触掩模，然后进行蚀刻以除去暴露的氧化物和暴露的栅极氧化物，并且在外延层70上停止蚀刻以形成介电结构150。进行氧化物回流焊(例如快速热退火(RTA))，然后除去掩模以导致类似图15的结构。
隐蔽金属形成，掩模化和蚀刻以形成NMOS和PMOS源极、以及连接各自器件的栅极。这可导致类似图16的结构，其示出PMOS源极金属160，其通过N+接触132电接触PMOS源极110(即N-体)；和NMOS源极金属162，其接触142电接触NMOS源极120(即P-体)。注意在图16中未示出栅极金属化。栅极可例如依照已知技术连接在有源区域的外周。图16示出用于低端的高端垂直沟槽栅极PMOS器件164和低端垂直沟槽栅极NMOS器件166。
图16的管芯提供单个金属层的第一部分160和第二部分162，第一部分160供应连接至PMOS晶体管164的源极110，第二部分162供应连接至NMOS晶体管166的源极120。管芯还包括导电结构32，例如掩埋金属层(例如钨和/或硅化钨)，其连接PMOS晶体管和NMOS晶体管的漏极，使得两种器件具有共同漏极。即，两种器件的漏极形成在外延层内，其由导电层32连接，以使两个漏极在一起电短路。由于两个漏极短路在一起，因此它们形成是电气相同节点的共同漏极。因此两个器件的漏极从管芯上别处的单个接触进入，例如晶片的背侧，其可提供封装优势。
PMOS高端器件的源极例如通过金属160接收输入电压(VIN)。NMOS低端器件的源极是地面，并可通过金属162连接。管芯的后面供应电压到感应器(即输出级的输出)。即，如附图中所示，管芯的背侧是输出级的转化的节点。多晶硅102提供用于晶体管的沟槽栅极，并且可在有源区域外周连接。PMOS和NMOS晶体管的金属源极可提供用于沟槽栅极的屏蔽，因此提供用于高端PMOS晶体管和低端NMOS晶体管的屏蔽的栅极晶体管。
另一器件示于图17和18中。如图17中所示，衬底180使用红磷或砷高度掺杂至N+++导电性，例如浓度为约1E19原子/cm3至约9E19原子/cm3。外延层182掺杂比衬底扩散慢的材料，例如砷或锑，浓度为约1E17原子/cm3至约5E18原子/cm3并且厚度为约1μm至约6μm，所述外延层例如生长在衬底180的顶部表面上方以起到“缓冲”区域的作用，从而吸收任何从高度掺杂的衬底的向上扩散。这在随后形成的导电层184下提供器件缓冲层。导电层184(可包括W或WSix)可形成在衬底上或上方，厚度为约0.1μm至约1.0μm，如图17所示。材料例如多晶硅186沉积在导电层184上或上方，厚度为约0.1μm至约4.0μm。多晶硅例如使用CMP平坦化。器件晶片188附接多晶硅186，然后该方法可根据图3-16的方法继续进行以导致类似图18所示的结构。依照图18的器件可具有源自更高掺杂剂浓度(例如使用更高浓度红磷而不是其他掺杂剂)的更低衬底电阻。
另一器件示于图19和20中。如图19中所示，衬底190使用红磷或砷高度掺杂至N+++导电性，例如浓度为约1E19原子/cm3至约9E19原子/cm3。图案化导电层(可包括W或WSix)可形成在衬底上或上方，厚度为约 0.1μm至约1.0μm，然后掩模化和蚀刻，使得其仅保留在PMOS区域中，从而导致如图19中所述的导电层192。材料例如多晶硅194沉积在导电层上或上方，厚度为约0.1μm至约4.0μm。所述厚度可大于W或WSix厚度，以允许在晶片表面上方除了局部平坦化之外的总的平坦化。多晶硅194例如使用化学机械抛光(CMP)平坦化，器件晶片196附接多晶硅194，然后该方法可根据图3-16的方法继续进行以导致图20结构。
在该实施方案中，PMOS和NMOS器件的漏极通过N+++衬底连接在一起。PMOS器件的漏极通过电接触金属192的P-型掺杂连接衬底，并且金属192接触衬底190。
在该方法的实施方案中所取舍的设计可源自掺杂剂通过硅化钨层的快速扩散。例如，如果在硅化物192的它们各自端P掩埋层66的浓度高于N衬底190，P掩埋层往往扩散通过硅化物以形成邻近硅化物底部的净P区域，因此PN结使PMOS漏极和衬底绝缘。如果P掩埋层的掺杂低于N衬底的掺杂，向上扩散通过硅化物的N+掺杂剂往往形成邻近硅化物顶部的净N区域，PN结使PMOS漏极和硅化物绝缘，因此和N衬底绝缘。这些情况中的每一种都可破坏两个器件的预期的共同漏极连接。类似的情况也可发生在一个或多个早期的实施方式中。如果这样，只有漏极至漏极连接侧向通过硅化物层。
掩埋金属192实际上使掩埋金属上方的P+漏极72和下方的N+衬底190电短路，同时NMOS器件的漏极通过共同N-型掺杂连接衬底190。在该实施方案中，NMOS器件不包括漏极区域中的掩埋金属，这导致更厚的外延硅层。这进而可导致具有破坏电压的NMOS器件，其源自漏极区域中更厚的外延层。
使用2D方法和器件模拟软件的计算机辅助设计技术(TCAD)模拟可以证实使用这样的工艺流程制备的PMOS晶体管的性能，该工艺流程和同时在相同晶片上制备的NMOS晶体管相容。TCAD模拟示于图21中。使用26V的BVDSS在20milli-Ohm(mΩ)*mm2的VGS＝12V下的RDSON是用于P-沟道器件的价值的优异的图。
因此本教导的各种结构和方法可提供低成本方面，同时使掩模数量最少化。提供的结构降低了成本，例如因为其可形成在小于两个离散管芯的 区域中。提供的器件具有高效，并且可通过消除高端PMOS晶体管的漏极和低端NMOS晶体管的漏极之间的寄生电感在高频下运行。该方案能够将垂直MOSFET结构用于高端和低端器件，这可使比电阻(RDSON*面积)最小化，同时提供独立的阈值控制。不受理论的束缚，据信本教导的实施方案可以提供具有低比电阻的PMOS，因为器件是垂直的并且单元间距可以小于使用侧向PMOS的可能情况(相比使用现有方案(例如标准集成电路技术)的单片集成NMOS和PMOS)。单元间距例如从在顶部表面上只使用两个电极(源极和栅极)而减小，同时侧向器件在顶部表面上需要使用三个电极(源极、栅极和漏极)。所述的所得输出级器件(或功率管芯)可以和控制器IC共封装，或可用作隔离功率级。PMOS的使用简化了控制器集成电路的设计，因为P-沟道器件的VGS是相对于VIN的，其是电源轨的一种。
应理解，本教导的另一实施方案包括使用P结转化N结，并且使用N结转化P结。
尽管阐述本发明的较大范围的数值范围和参数是近似的，但是在特定例子中阐述的数值尽可能精确地记录。然而，任何数值固有地包含由在它们相应的试验测量中发现的标准方差必然引起的某些误差。此外，应当理解本文中公开的所有数值范围涵盖其中任何和所有子范围。例如，″小于10″的范围可以包括在最小值0和最大值10之间(和包括)的任何和所有子范围，即具有等于或大于0的最小值和等于或小于10的最大值之间的任何和所有子范围，例如1至5。在某些情况下，所述用于参数的数值可采用负值。在该情况下，所述为“小于10”的例子数值可呈现为负值，例如-1、-2、-3、-10、-20、-30等。
尽管参照一个或多个实施方式来描述本发明，但是在不偏离所附权利要求的精神和范围的情况下，可以对示出的实施例进行修改和/或改变。另外，尽管可只参照数个实施方式中的一个公开本发明的特定特征，但是对于任何给定或特定的功能，这种特征可联合其他实施方式的一个或多个其他特征，只要其可是期望的和有利的。另外，在某些程度上，在详细说明和权利要求中使用术语“包括”、“包含”、“具有”、“有”、“带有”或其变体形式，这些术语旨在以类似于术语“包含”的方式包括在内。术语“至少一种”用于表示可以选择的所列项目中的一个或多种。另外，在本文讨论和权利 要求中，针对一个位于另一个“上面”的两个材料使用的术语“上面”表示材料之间的至少一些接触，而“之上”表示材料接近，但是可能有一个或多个附加的插入材料，使得可能相接触，但不是必须的。“上面”或“之上”暗示这里所使用的任何方向。术语“共形”描述了涂层材料，其中共形材料保留底层材料的夹角。术语“大约”指示可能稍微变化的所列举的值，只要变化不会引起所示出实施方案处理或结构的不一致即可。最后，“示例性”指示描述用作例子，而不是暗示其是假设的。考虑到本文中公开的说明和实施，本领域技术人员将会明白本发明的其他实施方案。旨在说明和例子被仅认为是示例性的，本发明的真实范围和精神通过所附权利要求而指示。
根据与常规平面或晶片或衬底的工作表面平行的平面限定在本申请中使用的相关位置的术语，而不管晶片或衬底的方位。在本申请中使用的术语“水平”或“侧向”被定义为平行于常规平面或晶片或衬底的工作表面的平面，而不管晶片或衬底的方位。术语“垂直”是指垂直于水平的方向。术语如“上面”、“侧面”(如“侧壁”)、“较高”、“较低”、“之上”、“上方”和“下方”针对处于晶片或衬底顶面的常规平面或工作表面来限定，而不管晶片或衬底的方位。

Claims (14)

1.一种半导体器件，包括：
半导体管芯，包括具有N-型导电性的单个半导体衬底；
覆盖在所述单个半导体衬底上的垂直p-沟道金属氧化物半导体(PMOS)晶体管，其中所述垂直PMOS晶体管包括有源区；
覆盖在所述单个半导体衬底上的垂直n-沟道金属氧化物半导体(NMOS)晶体管，其中所述垂直NMOS晶体管包括有源区；
所述垂直PMOS晶体管的漏极，其在包括所述垂直PMOS晶体管有源区下的位置处电连接所述N-型导电衬底；
所述垂直NMOS晶体管的漏极，其在包括所述垂直NMOS晶体管有源区下的位置处电连接所述N-型导电衬底；和
导电层，其使所述垂直PMOS晶体管的所述漏极连接所述垂直NMOS晶体管的所述漏极，使得所述PMOS晶体管和所述NMOS晶体管具有共同漏极。
2.根据权利要求1所述的半导体器件，还包括：
所述垂直PMOS晶体管是用于半导体器件电压转换器输出级的高端功率器件；和
所述垂直NMOS晶体管是用于半导体器件电压转换器输出级的低端功率器件。
3.一种半导体器件电压转换器，包括：
单个半导体管芯，包括：
垂直p-沟道金属氧化物半导体(PMOS)晶体管，其中所述垂直PMOS晶体管的源极适于电耦接输入电压(VIN)；和
垂直n-沟道金属氧化物半导体(NMOS)晶体管，其中所述垂直NMOS晶体管的源极电耦接地面，
其中所述垂直PMOS晶体管的漏极和所述垂直NMOS晶体管的漏极电短路。
4.根据权利要求3所述的半导体器件，还包括：
所述单个半导体管芯，还包括：
具有N-型导电性的半导体衬底；
所述垂直PMOS晶体管的所述漏极是P-型导电性；和
导电层，其使所述垂直PMOS晶体管的所述漏极和所述垂直NMOS晶体管的所述漏极通过所述半导体衬底在包括所述垂直PMOS晶体管的有源区下的位置处电短路。
5.根据权利要求3所述的半导体器件电压转换器，其中所述单个半导体管芯还包括：
第一半导体层，其供应所述半导体器件电压转换器的输出；
覆盖在所述第一半导体层上的第二半导体层，其中所述垂直PMOS晶体管漏极和所述垂直NMOS晶体管漏极都至少部分位于所述第二半导体层内；和
夹置在所述第一半导体层和所述第二半导体层之间的掩埋金属层，其使所述垂直PMOS晶体管的所述漏极和所述垂直NMOS晶体管的所述漏极电短路。
6.根据权利要求5所述的半导体器件电压转换器，其中所述垂直PMOS晶体管源极和所述垂直NMOS晶体管源极由相同金属结构形成。
7.根据权利要求3所述的半导体器件电压转换器，其中所述垂直PMOS晶体管和所述垂直NMOS晶体管都是耗尽型金属氧化物半导体(DMOS)器件。
8.根据权利要求3所述的半导体器件电压转换器，还包括：
用于所述垂直PMOS晶体管的沟槽栅极；和
用于所述垂直NMOS晶体管的沟槽栅极。
9.根据权利要求3所述的半导体器件电压转换器，还包括：
金属层，包括：
电连接所述垂直PMOS晶体管的所述源极的第一部分，其中所述金属层的所述第一部分覆盖在所述垂直PMOS晶体管的栅极上，以为所述垂直PMOS晶体管的所述栅极提供屏蔽；和
电连接所述垂直NMOS晶体管的所述源极的第二部分，其中所述金属层的所述第二部分覆盖在所述垂直NMOS晶体管的栅极上，以为所述垂直NMOS晶体管的所述栅极提供屏蔽。
10.一种形成半导体器件电压转换器的方法，包括：
将多个沟槽同时蚀刻到半导体层中；和
在所述多个沟槽中的一个内形成用于高端垂直p-沟道金属氧化物半导体(PMOS)晶体管的导电晶体管栅极，和在所述多个沟槽中的另一个内形成用于低端垂直n-沟道金属氧化物半导体(NMOS)晶体管的导电晶体管栅极。
11.根据权利要求10所述的方法，还包括：
在所述导电高端垂直PMOS晶体管栅极的上方形成所述金属层的第一部分，并接触所述垂直PMOS晶体管的源极；
在所述导电低端垂直NMOS晶体管栅极的上方形成所述金属层的第二部分，并接触所述垂直NMOS晶体管的源极，和电连接所述金属层的所述第一部分；以及
蚀刻所述金属层以使所述金属层的所述第一部分和所述金属层的所述第二部分电绝缘；
其中所述金属层的所述第一部分是所述导电高端垂直PMOS晶体管的源极，并且所述金属层的所述第二部分是所述导电低端垂直NMOS晶体管的源极。
12.根据权利要求11所述的方法，还包括：
使所述金属层的所述第一部分电连接输入电压(VIN)信号；和
使所述金属层的所述第二部分电连接地面信号。
13.根据权利要求12所述的方法，还包括：
形成电连接所述垂直PMOS晶体管的漏极和所述NMOS晶体管的漏极的导电结构，其在所述半导体器件电压转换器运行过程中使所述垂直PMOS晶体管的漏极和所述NMOS晶体管的漏极电短路。
14.根据权利要求11所述的方法，还包括：
在半导体晶片上方形成导电层；
使所述半导体层附接所述半导体晶片，使得所述导电层夹置在所述半导体晶片和所述半导体层之间；
在所述半导体层内形成用于所述高端垂直PMOS晶体管的漏极；以及
在所述半导体层内形成用于所述低端垂直NMOS晶体管的漏极，
其中所述导电层使所述高端垂直PMOS晶体管的漏极和所述低端垂直NMOS晶体管的漏极电短路。
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