KR20110084106A - 매설 금속 구조를 사용하여 상호연결된 수직 고위측 ｐｍｏｓ 및 수직 저위측 ｎｍｏｓ를 구비하는 단일체형 출력 스테이지 - Google Patents

매설 금속 구조를 사용하여 상호연결된 수직 고위측 ｐｍｏｓ 및 수직 저위측 ｎｍｏｓ를 구비하는 단일체형 출력 스테이지 Download PDF

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Abstract

전압 변환기는 단일 다이(즉, "파워다이") 상에 형성될 수 있는, 수직 고위측 장치와 수직 저위측 장치를 갖는 출력 회로를 포함한다. 고위측 장치는 PMOS 트랜지스터일 수 있으며, 저위측 장치는 NMOS 트랜지스터일 수 있다. PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 소스는 동일 금속 구조로부터 형성될 수 있으며, 고위측 장치의 소스는 VIN에 전기적으로 연결되고, 저위측 장치의 소스는 접지에 전기적으로 연결된다. 트랜지스터들과 반도체 기판 사이에 개재되어 있는 금속 층을 사용하여 장치 동작 동안 고위측 PMOS 트랜지스터의 드레인이 저위측 NMOS 트랜지스터의 드레인에 전기적으로 단락될 수 있다.

Description

매설 금속 구조를 사용하여 상호연결된 수직 고위측 ＰＭＯＳ 및 수직 저위측 ＮＭＯＳ를 구비하는 단일체형 출력 스테이지 {MONOLITHIC OUTPUT STAGE WITH VERTICAL HIGH-SIDE PMOS AND VERTICAL LOW-SIDE NMOS INTERCONNECTED USING BURIED METAL, STRUCTURE　AND　METHOD}
본 출원은 2010년 1월 15일자로 출원된 미국 가특허 출원 제61/295,270호에 대한 우선권을 주장한다.
본 발명은 반도체 장치들의 분야에 관한 것이며, 더 구체적으로는, 전력 변환 및 제어 구조들과 그 형성 방법들에 관한 것이다.
예로서, DC 대 DC(DC-DC) 변환기를 사용하여 DC 전력을 변경하기 위해 전력 변환기 기능을 제공하는 반도체 장치들이 다양한 용량들로 사용된다. 예로서, 하나 이상의 배터리들로부터의 입력 DC 전력은 입력 DC 전압보다 낮거나 높을 수 있는 전압들로 하나 이상의 전력 출력들을 제공하도록 변환될 수 있다. 집적 회로들(IC들)을 사용하여 전력 변환 기능을 수행하기 위해서는 통상적으로 (VIN)의 전압과 전기적으로 결합된 DC 고위측 트랜지스터와, 접지와 전기적으로 결합된 DC 저위측 트랜지스터와, 제어 회로가 필요하다. 동기식 강압장치[즉, 동기식 버크(synchronous buck) 또는 "싱크 버크(synch buck)" 변환기]에서, 예로서, 전력 변환은 고위측 장치와 저위측 장치를 교번적으로 가능화함으로써 전압을 감소시키도록 수행되며, 절환 및 제어 기능은 이러한 장치를 통해 높은 효율 및 낮은 전력 손실로 제어기 회로에 의해 수행된다.
높은 전력 밀도(예로서, 작은 공간 내에서의 고 전압 및 고 전류)에서 동작할 수 있는 전력 변환기 회로들이 필요하며, 특히, 인쇄 회로 기판 또는 다른 수용 기판 상의 장치를 위해 요구되는 공간을 최소화하면서 적절한 비용으로 효율적으로 전력을 변환할 수 있는 장치들이 필요하다. 높은 전력 밀도에서의 한가지 과제는 변환기의 전압 및 전류 정격이 증가함에 따라 전력 트랜지스터들이 높은 전압들에서 동작하기 위해 더 큰 공간을 필요로하게 되기 때문에 출력 회로의 크기가 증가한다는 것이다. 제어 회로, 고위측 장치 및 저위측 장치의 다양한 구현예들이 사용되어왔으며, 이들 각각은 고유한 장점들 및 단점들을 갖는다.
도 1에 도시된 바와 같이, 동봉 패키징된(co-packaged) 장치들(10)은 제어기 IC를 제공하기 위한 하나의 반도체 다이(12) 상의 제어 회로, 제2 다이(14) 상의 고위측 장치 및 제3 다이(16) 상의 저위측 장치를 포함할 수 있다. 도 1의 장치의 대표적 회로 개요가 도 2에 도시되어 있으며, 도 2는 또한 제어기 회로(12), VIN 핀아웃에 연결되어 장치 동작 동안 VIN과 전기적으로 결합되도록 구성된 고위측 MOSFET(14) 및 전력 접지(PGND) 핀아웃에 연결되어 장치 동작 동안 PGND와 전기적으로 결합되도록 구성된 저위측 MOSFET(16)를 도시하고 있다. 장치들은 도시된 것들 같은 표준 패키지 핀아웃들 및 핀 할당들을 가질 수 있다. 제어기 형성시, 별개의 다이들 상의 저위측 및 고위측 장치들은 장치 성능에 부정적인 영향을 줄 수 있는 제어기 IC 상의 상호접속 기생들에 의한 문제들을 가질 수 있다. 이는 접합 와이어들에 고유한 기생 인덕턴스, 전자기 간섭(EMI), 공명(ringing), 효율 손실 등으로부터 초래될 수 있다. 구리 도금(또는 클립) 접합 또는 리본 접합 같은 고품질 연결들이 기생들을 감소시키기 위해 사용될 수 있지만, 이는 조립체 비용을들을 증가시킨다. 또한, 동봉 패키징된 표준 수직 MOSFET들은 출력 노드와 직렬인 기생 인덕턴스를 갖는 회로를 초래할 수 있다. 기생 인덕턴스들에 의해 유발되는 문제점들은 본 기술 분야에 잘 알려져 있다. 이들 노드들에 연결된 인덕턴스들의 부정적 영향을 보상하기 위해 접지 및 입력(VIN) 같은 출력 단자들에 커패시터가 연결될 수 있지만, 이러한 기술에 의해서는 내부 기생 인덕턴스들을 보상할 수 없으며, 그 이유는 외부 패키지 위치들에서는 내부 노드들이 가용하지 않기 때문이다.
추가적으로, 세 개의 별개의 다이들을 포함하는 패키지들은 예로서, 많은 수의 다이 부착 단계들(본 예에서는 세 개의 다이들) 때문에 더 높은 제조 비용들을 가지며, 다이 부착 필릿들(die attach fillets), 다이 배치 공차 및 다이 회전 공차를 허용하기 위한 인접한 다이들 사이의 공간 때문에 추가적 공간이 필요하고, 이는 달성될 수 있는 전력 밀도를 감소시킨다. 인접한 다이들 사이의 전기적 간섭을 감소시키고, 원하는 장치 상호접속을 실현하기 위해, 각 다이는 별개의 다이 패드 상에 배치된다.
동봉 패키징된 장치들의 예들은 고위측 MOSFET 및 및 외부 쇼트키(Schottky) 다이오드와 동봉 패키징된 논-싱크 버크, 고위측 및 저위측 MOSFET들과 동봉 패키징된 논-싱크 버크, 고위측 및 저위측 MOSFET들과 동봉 패키징된 동기식 버크, 동봉 패키징된 MOSFET들을 갖는 부스트 컨버터(동기식 부스트) 및 동봉 패키징된 MOSFET와 쇼트키 다이오드들을 갖는 부스트 컨버터를 포함한다.
이산적 장치들이 별개로 인쇄 회로 기판에 장착될 수도 있다. 이러한 해법에서, 제어기 회로를 포함하는 제1 패키징된 다이는 고위측 MOSFET를 포함하는 제2 패키징된 다이 및 저위측 MOSFET를 포함하는 제3 패키지와 연계하여 사용된다. 세 개의 패키지들은 일 인쇄 회로 기판 상에 장착된다. 그러나, 이는 제조 및 취급되어야 하는 별개의 패키지들 및 다이들의 수가 적어도 3배이기 때문에 패키징 비용들을 증가시킬 수 있고, 인쇄 회로 기판 상의 사용된 영역도 증가되어 회로 기판 크기를 증가시키게 된다.
고위측 및 저위측 용례들 양자 모두를 위해 N-채널 MOSFET들을 사용하는 전력 변환기들이 존재한다. 이는 제어기 및/또는 게이트 드라이버 집적 회로들을 위해 복잡한 디자인들을 사용하는 것을 필요로 한다.
장치 처리 비용 및 장치 점유면적이 감소되고 동시에 낮은 기생 인덕턴스 및 커패시턴스를 갖는 충분한 장치 전기적 특성들을 구비하는 전력 변환기 장치를 제공하는 전력 변환기들에 대한 필요성이 존재한다.
고위측 측방향 PMOS 및 저위측 측방향 NMOS에 기초한 DC 대 DC 전력 변환기들은 저압 단일체형(monolithic)(단일체형 다이의 상부면 상에 상호접속된 측방향 장치들을 사용하는 단일 다이) 구현예들 및 이산적 구현예들에 사용될 수 있다. 측방향 PMOS 고위측 장치의 사용은 제어기 디자인을 단순화한다. 그러나, 한가지 단점은 측방향 PMOS 장치들의 비교적 높은 비 저항(RDSON*면적)이며, 이는 통상적으로 대등한 형상을 갖는 측방향 NMOS의 것보다 2배 내지 3배 높다. 이는 전자들(NMOS의 캐리어)에 비해 정공들(PMOS의 캐리어)의 매우 낮은 이동도에 기인한 결과이다. 예로서, 유효 트랜치 공핍형 금속 산화물 반도체(DMOS) PMOS 장치들을 사용하는 이산적 구현예들은 기생 인덕턴스, 큰 크기 및 다수의 패키지들에 대한 필요성으로부터 초래되는 높은 비용의 문제가 있다. 또한, 단일체형 구현예들은 특히, 고전압 저저항 측방향 PMOS 장치들의 큰 크기에 기인하여 전류 정격 및 전압 정격이 증가함에 따라 비싸진다. PMOS 고위측 다이와 NMOS 저위측 다이를 갖는 제어기 IC의 동봉 패키징이 시도되어 왔지만, 이는 다수의 구성요소들의 조립에 대한 필요성과 추가적 공간(즉, 서로 다른 다이들 사이의 정렬 및 배치)에 기인하여 비싸질 수 있다. 따라서, PMOS 고위측 및 NMOS 저위측 장치들에 기초한 더 효율적인 전압 스테이지 구성들이 바람직하다.
본 발명의 교지들의 다양한 실시예들은 하나 이상의 특징들을 포함할 수 있다. 예로서, 1) 고위측 수직 PMOS 장치와 저위측 수직 NMOS 장치의 단일체형(단일 다이) 통합, 2) 양자 모두의 장치들을 위한 출력부(즉, 페이즈 노드)로서 사용되는 기판, 3) 고위측 PMOS 장치 위에 배설된 상부 금속이 전압 인입부(즉, VIN, PMOS 소스), 4) PMOS 소스 금속과 단일 층으로서 형성될 수 있는 저위측 NMOS 장치 위의 상부 금속은 장치 접지(즉, NMOS 소스), 5) 개선된 모드 장치들, 수직 DMOS 장치들, 트랜치 DMOS 장치들 또는 장치들의 조합 같은 효율적 장치들을 사용하여 형성될 수 있는 전력 변환기 구조, 6) 고성능 LDMOS 장치들과 호환성있는 전력 변환기 장치, 7) 저위측 NMOS 장치의 드레인(N-형)에 대한 고위측 PMOS 장치의 드레인(P-형)의 상호접속이 기판 대 에피텍셜 층 계면의 매설 금속 연결부(buried metal connection)를 통해 달성될 수 있는 장치, 8) 평면형 게이트들을 갖는 NMOS 및 PMOS 양자 모두를 위해 사용되는 수직 DMOS 및/또는 강화 모드 장치, 9) NMOS 및 PMOS 양자 모두를 위해 사용되는 수직 트랜치 게이트 구조, 10) PMOS 드레인, NMOS 드레인 및 전도성 기판 사이의 매설 금속 단락부(short), 11) 안티몬 및 비소 같은 저속 확산 도핑제들로 도핑된 전이 또는 버퍼 층들이 고 도핑 기판과 매설 전도체 사이에 사용되어 카운터 도핑을 최소화할 수 있음, 및 12) 패턴화된 또는 부분 매설 층 및 매설 전도체.
따라서, 본 발명의 교지들의 다양한 구조들 및 방법들은 최소화된 수의 마스크들에 의한 저 비용 해법을 제공할 수 있다. 제공된 구조는 예로서, 두 개의 이산적 다이들보다 작은 면적으로 형성될 수 있기 때문에 비용들을 감소시킨다. 제공된 장치는 고효율이며, 고위측 PMOS 트랜지스터의 드레인과, 저위측 NMOS 트랜지스터의 드레인 사이의 기생 인덕턴스의 제거를 통해 높은 주파수로 동작할 수 있다. 이 접근법은 고위측 및 저위측 장치들 양자 모두를 위해 수직 MOSFET를 사용할 수 있게 하며, 이는 독립적 임계치 제어를 제공하면서 비 저항(RDSON*면적)을 최소화할 수 있다. 이론에 구속되지 않고, 본 발명의 교지들의 실시예는 장치들이 수직이기 때문에 더 낮은 비 저항을 갖는 PMOS를 제공할 수 있고, 셀 피치는 측방향 PMOS를 사용하여 얻을 수 있는 것보다(표준 집적 회로 기술들 같은 종래의 접근법들을 사용하여 단일체형으로 집적된 NMOS 및 PMOS에 비해) 작을 수 있다. 측방향 장치들이 상부면 상에 세 개의 전극들(소스, 게이트 및 드레인)을 사용하는 것이 필요한 반면, 예로서, 상부면 상에 단지 두 개의 전극들(소스 및 게이트)을 사용함으로써 셀 피치가 감소된다. 설명된 바와 같은 결과적 출력 스테이지 장치(또는 파워다이)는 제어 IC와 동봉 패키징될 수 있거나, 별개의 파워 스테이지로서 사용될 수 있다. P-채널장치의 VGS가 공급 레일들 중 하나인 VIN에 관련하기 때문에 PMOS의 사용은 제어기 집적 회로의 디자인을 단순화한다.
본 명세서에 통합되어 그 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시하고 있으며, 본 설명과 함께 본 발명의 원리들을 설명하는 역할을 한다.도 1은 종래의 전력 변환기 장치의 저면도이다.
도 2는 제어기 회로, VIN에 연결된 고위측 장치 및 접지에 연결된 저위측 장치를 구비하며, 이들 모두가 별개의 반도체 다이들 상에 형성되어 있는, 출력 전력 장치들을 포함하는 전압 변환기 장치의 개략도이다.
도 3 내지 도 16은 본 발명의 교지들의 실시예에 따라 형성된 다양한 처리중 구조들을 도시하는 단면도들이다.
도 17 및 도 18은 이전 실시예에 대해 변경된 방법들을 사용하여 본 발명의 교지들의 다른 실시예에 따라 형성될 수 있는 중간 구조들의 단면도들이다.
도 19 및 도 20은 이전 실시예들에 대해 변경된 방법들을 사용하여 본 발명의 교지들의 다른 실시예에 따라 형성될 수 있는 중간 구조들의 단면도들이다.
도 21은 본 발명의 교지들에 따라 형성될 수 있는 장치의 테크놀로지 컴퓨터 지원 설계(TCAD) 시뮬레이션이다.
도면들의 일부 세부사항들은 단순화되어 있으며, 엄격한 구조적 정확도, 세부사항 및 규모를 유지하는 대신 본 발명의 실시예들의 이해를 촉진하도록 그려져 있다는 것을 주의하여야 한다.
본 발명의 현용의 실시예들(예시적 실시예들)을 상세히 언급할 것이며, 그 예들이 첨부 도면들에 예시되어 있다. 가능하다면 언제나 동일 또는 유사 부분들을 지시하기 위해 도면들 전반에 걸쳐 동일한 참조 번호들이 사용될 것이다.
고위측 측방향 PMOS 및 저위측 측방향 NMOS에 기초한 DC 대 DC 전력 변환기들은 저압 단일체형(monolithic)(단일체형 다이의 상부면 상에 상호접속된 측방향 장치들을 사용하는 단일 다이) 구현예들 및 이산적 구현예들에 사용될 수 있다. 측방향 PMOS 고위측 장치의 사용은 제어기 디자인을 단순화한다. 그러나, 한가지 단점은 측방향 PMOS 장치들의 비교적 높은 비 저항(RDSON*면적)이며, 이는 통상적으로 대등한 형상을 갖는 측방향 NMOS의 것보다 2배 내지 3배 높다. 이는 전자들(NMOS의 캐리어)에 비해 정공들(PMOS의 캐리어)의 매우 낮은 이동도에 기인한 결과이다. 예로서, 유효 트랜치 공핍형 금속 산화물 반도체(DMOS) PMOS 장치들을 사용하는 이산적 구현예들은 기생 인덕턴스, 큰 크기 및 다수의 패키지들에 대한 필요성으로부터 초래되는 높은 비용의 문제가 있다. 또한, 단일체형 구현예들은 특히, 고전압 저저항 측방향 PMOS 장치들의 큰 크기에 기인하여 전류 정격 및 전압 정격이 증가함에 따라 비싸진다. PMOS 고위측 다이와 NMOS 저위측 다이를 갖는 제어기 IC의 동봉 패키징이 시도되어 왔지만, 이는 다수의 구성요소들의 조립에 대한 필요성과 추가적 공간(즉, 서로 다른 다이들 사이의 정렬 및 배치)에 기인하여 비싸질 수 있다. 따라서, PMOS 고위측 및 NMOS 저위측 장치들에 기초한 더 효율적인 전압 스테이지 구성들이 바람직하다.
본 발명의 교지들의 다양한 실시예들은 하나 이상의 특징들을 포함할 수 있다. 예로서, 1) 고위측 수직 PMOS 장치와 저위측 수직 NMOS 장치의 단일체형(단일 다이) 통합, 2) 양자 모두의 장치들을 위한 출력부(즉, 페이즈 노드)로서 사용되는 기판, 3) 고위측 PMOS 장치 위에 배설된 상부 금속이 전압 인입부(즉, VIN, PMOS 소스), 4) PMOS 소스 금속과 단일 층으로서 형성될 수 있는 저위측 NMOS 장치 위의 상부 금속은 장치 접지(즉, NMOS 소스), 5) 개선된 모드 장치들, 수직 DMOS 장치들, 트랜치 DMOS 장치들 또는 장치들의 조합 같은 효율적 장치들을 사용하여 형성될 수 있는 전력 변환기 구조, 6) 고성능 LDMOS 장치들과 호환성있는 전력 변환기 장치, 7) 저위측 NMOS 장치의 드레인(N-형)에 대한 고위측 PMOS 장치의 드레인(P-형)의 상호접속이 기판 대 에피텍셜 층 계면의 매설 금속 연결부(buried metal connection)를 통해 달성될 수 있는 장치, 8) 평면형 게이트들을 갖는 NMOS 및 PMOS 양자 모두를 위해 사용되는 수직 DMOS 및/또는 강화 모드 장치, 9) NMOS 및 PMOS 양자 모두를 위해 사용되는 수직 트랜치 게이트 구조, 10) PMOS 드레인, NMOS 드레인 및 전도성 기판 사이의 매설 금속 단락부(short), 11) 안티몬 및 비소 같은 저속 확산 도핑제들로 도핑된 전이 또는 버퍼 층들이 고 도핑 기판과 매설 전도체 사이에 사용되어 카운터 도핑을 최소화할 수 있음, 및 12) 패턴화된 또는 부분 매설 층 및 매설 전도체.
본 발명의 교지들의 일 실시예에 따른 구조를 형성하기 위한 제1 방법이 도 3 내지 도 16에 도시되어 있다. 이하의 설명으로부터 알 수 있는 바와 같이, 본 방법은 1) 매설 층(BL) 마스크, 2) PMOS 드레인 마스크, 3) 트랜치 마스크, 4) N-바디 마스크(즉, PMOS 장치의 바디의 주입을 위한 마스크), 5) P-바디 마스크(즉, NMOS 장치의 바디의 주입을 위한 마스크), 6) N+ 주입 마스크, 7) P+ 주입 마스크, 8) 접촉 개구 에치 마스크 및 9) 금속 에치 마스크를 포함하는 겨우 9개 층들을 사용할 수 있다. 본 방법은 선택적으로, 접합 패드 에치 마스크를 포함할 수 있다. 도 3에 도시된 바와 같이, N-형 도전성으로 고 도핑되는(즉, "N+++") 기판 웨이퍼(30)(즉, 취급 웨이퍼)는 약 0.1 미크론(㎛) 내지 약 1.0 ㎛ 사이의 두께로의 텅스텐(W) 또는 텅스텐 실리사이드(WSix)의 증착 같은 전도체 층(32)을 수용할 수 있다. 후속하여, 폴리실리콘(34)이 전도체 층 상에 약 0.1 ㎛ 내지 약 4.0 ㎛으로 증착되고, 그후 예로서, 화학 기계 연마(CMP)를 사용하여 평탄화되어 평탄한 매끄러운 표면을 달성한다. 별개의 장치 웨이퍼(36)가 예로서, 애리조나주 템페 소재의 EVG 및 버몬트주 워터버리 센터 소재의 Karl Suss로부터 입수할 수 있는 것들 같은 상업적으로 입수할 수 있는 웨이퍼 접합기들을 사용하여 기판 웨이퍼의 연마된 폴리실리콘 표면에 접합된다. 매설 금속을 갖는 취급 웨이퍼에 장치 웨이퍼가 접합된 이후, 장치 웨이퍼는 약 0.2 ㎛ 내지 약 3.0 ㎛ 사이의 두께로 연삭, 연마 또는 평탄화되어 도 4에 도시된 것과 유사한 구조를 초래한다.
다음에, 약 100 Å 내지 약 300 Å 사이의 범위의 패드 산화물(50)과, 약 500 Å 내지 약 1,500 Å 사이의 질화물(52)이 장치 웨이퍼 상에 증착된다. 패턴화된 마스크(미도시)가 질화물(52) 위에 형성되고, 질화물이 에칭되며, N+ 매설 층(54)이 패턴화된 마스크의 제거 이전 또는 이후에 주입된다. N+ 매설 영역(54)은 약 20 KeV 내지 약 140 KeV의 범위의 에너지들과 약 1E13 atoms/cm2 내지 약 5E15 atoms/cm2 사이의 범위의 투여량들로 안티몬 또는 비소를 사용하여 주입될 수 있다. 마스크가 제거되고 나면, 장치 웨이퍼(36)의 우측(도시된 상태에서)에 주입된 N+ 도핑 층(54)을 포함하는 도 5의 것과 유사한 구조가 남는다.
질화물(52)과 패드 산화물(50)이 배치된 상태에서, 장치 웨이퍼의 일부를 소멸시키고 웨이퍼의 노출된 우측 상의 산화물을 두껍게 만들어 장치 웨이퍼(36)의 우측(도시된 상태에서) 상에 두꺼운 산화물(60)을 초래하는 산화가 수행된다. 이는 성장된 산화물의 두께의 대략 절반과 같은, NMOS 영역(62)과 PMOS 영역(64) 사이에 도시된 바와 같은 미소 단차부를 초래하며, 이는 후속 처리를 위한 정렬부로서 사용될 수 있다. 또한, 도시된 바와 같이 장치 웨이퍼 내로 N+ 매설 층(54)을 확산시키기에 충분한 온도에서 산화 단계가 수행될 수 있다. 질화물은 박피되고, P+ 매설 층 주입(66)이 예로서, 약 10 KeV 내지 약 80 KeV의 범위의 에너지와 약 1E13 atoms/cm2 내지 약 5E15 atoms/cm2 사이의 범위의 투여량으로 붕소 또는 BF2를 사용하여 자체 정렬 형태로 수행되며, 그 이유는 N+ 영역들(62) 위에 성장된 산화물(60)이 이러한 P 주입을 차단하기 때문이다. 도 6에 도시된 것과 유사한 구조를 초래하기 위해 P+ 주입에 뒤이어 급속 열처리(RTP) 단계인 선택적 P+ 매설 층 어닐링 및/또는 확산이 이어질 수 있다.
후속하여, 산화물이 에칭되고, 웨이퍼들이 세정되며, N-형 에피텍셜 층(N-epi)(70)이 장치 웨이퍼의 상부면 상에 증착된다. 이 에피텍셜 실리콘 영역의 두께 및 도핑 농도는 후속 형성되는 N-채널 수직 DMOS 트랜지스터의 요구조건들에 의존한다. 약 30V 정격의 장치에 대해, N-epi는 3 내지 6 미크론의 두께와, 약 2.0E16 atoms/cm3 내지 약 2.6E16 atoms/cm3의 범위의 도핑 농도를 가질 수 있다. N 영역과 P 영역 사이의 작은 단차 격차는 이하의 설명 및 도면들에서 무시되며, 그 이유는 이는 성장된 실리콘의 두께에 비해 미소하며, 장치들의 활성 영역 외부에 존재하기 때문이라는 것을 주의하여야 한다.
패드 산화물(미도시)이 에피텍셜 층(70) 상에 형성되고, 패턴화된 마스크(바람직하게는 예로서 2 내지 5 미크론 범위의 두꺼운 레지스트, 미도시)가 인가되어 PMOS 드레인 영역의 도핑을 가능하게 하며, 에피텍셜 층(70)의 P-형 부분(72) 및 에피텍셜 층(70)의 N-형 부분(74)을 초래한다. P-형 주입 동안, 마스크는 두꺼운 레지스트를 사용한 P-형 도핑제의 주입으로부터 N-형 에피텍셜 층 부분(74)을 보호한다. PMOS 드레인 주입은 다수의 고 에너지 붕소 주입들을 사용하여, 예로서, 세 개의 별개의 주입들에 기초한 PMOS 드레인 형성에 대해 약 100 내지 200 KeV, 약 300 내지 450 KeV 및 약 800 내지 1500 KeV의 범위들의 에너지들과, 약 1E11 atoms/cm2 내지 약 1E13 atoms/cm2 사이의 범위의 투여량들을 갖는 붕소 주입을 사용하여 수행될 수 있다. 레지스트가 제거되고, PMOS 드레인 영역 어닐링이 수행되어 도 7의 구조를 초래한다. 드레인 영역 어닐링은 노 내에서, 원하는 PMOS 드레인 도핑 프로파일에 따라 약 900 ℃ 내지 약 1200℃ 사이의 범위의 온도로 수행될 수 있다. NMOS 드레인(74)도 임의의 필요한 프로세스 변경들을 가하여 PMOS 장치의 드레인의 형성의 것과 유사하게 주입 및 확산에 의해 형성될 수 있다는 것을 주의하여야 한다.
붕소, 비소 및 안티몬을 포함하는 실리콘 도핑제의 확산 계수들은 그들이 실리콘 내에 있을 때보다 텅스텐 실리사이드 내에서 다수배 더 높다는 것이 알려져 있다. 매설 층들 아래의 층(32)은 텅스텐이 사용되는 경우 접합 및 기타 고온 단계들 동안 적어도 부분적으로 텅스텐 실리사이드로 변환될 수 있다.
결과적으로, 매설 층 도핑제들은 그들이 실리사이드와 접촉하고 나면 거의 순간적으로 일 장치 영역(예를 들어, 64)으로부터 다른 장치 영역(예를 들어, 62)으로 측방향 확산할 수 있다. 붕소를 (실리콘 내에서) 급속 확산시키는 경우, 이때, 측방향 확산 도핑제는 반대 도전형의 아일랜드내로 확산할 수 있다. 이런 현상이 발생하면, 매설 층 저항을 증가시키는 도핑제 보상을 초래할 수 있다. 또한, 확산 시간이 충분히 높고, 매설 층 두께가 충분히 작은 경우, 이는 더 느리게 이동하는 N 매설 층을 확산 제거하여 순수 P 층을 형성하고, 이 순수 P 층은 N 매설 층을 N 드레인 영역으로부터 분리시킬 수 있다. 이들 문제점들을 완화시키는 선택적 방법들은 N 매설 층보다 P 매설 층에 낮은 도핑 레벨을 사용하는 것 및 N 매설 층을 위해 P를 사용하는 것을 포함한다. P 확산 계수는 붕소의 것과 대략 동일하며, 그래서, 붕소는 이를 쉽게 확산 제거할 수 없다. 대략 동일한 확산 계수를 갖는 N 및 P 형 매설 층 도핑제는 또한 양자 모두에 대해 위에 배설된 에피텍셜 층 내로의 유사한 상향 확산 거리를 초래할 수 있다. 이는 두 장치들을 위한 동일한 파괴 전압에서의 저항에 대한 최소치를 위해 필요한 바와 같은 양자 모두의 유형의 장치들을 위한 본체 거리에 대해 유사한 매설 층을 초래한다.
매설 금속의 내부 및 외부로의 도핑제의 확산은 사용되는 도핑제들의 유형들, 도핑제 농도 및 처리 시간과 온도를 변경함으로써 제어될 수 있다. 추가적으로, 도핑제들의 확산은 매설 금속의 조성을 변화시킴으로써 변경될 수 있다. 조성들은 예로서, 실리콘 농후 텅스텐 실리사이드(WSix, 여기서, x>2)를 포함할 수 있다. 추가적으로, 확산은 매설 금속의 결정 구조에 의존하며, 예로서, 나노결정인지, 마이크로결정인지 또는 다결정인지에 의존한다. 다른 확산 제어 방법은 매설 금속 사이에 삽입된 TaN, TiN, TiW, TiWN 같은 얇은 "배리어 층들"의 사용을 포함한다. 얇은 층의 사용은 직렬 저항을 최소화한다.
도 7과 유사한 구조를 형성한 이후, 다양한 처리, 예로서, 다른 웨이퍼 위치들에서 실리콘 국지 산화(LOCOS) 처리를 사용하여 예로서 선택적 마스크식 활성 영역 산화를 형성하기 위한 처리가 수행될 수 있다. 그후, 패드 산화물이 형성되고, 경질 마스크 산화물, 트랜치 마스크(80), 산화물 에칭 및 에피텍셜 층(70)의 실리콘 에칭이 이어져 도 8의 것과 유사한 구조를 초래하는 MOSFET 게이트 트랜치들(82)을 형성한다.
도 8의 구조는 마스크(80)를 제거하기 위해 세척되어 도 9에 도시된 바와 같은 에피텍셜 층(70)을 노출시키며, 그후, 선택적 등방성(구멍 원형화) 에칭이 수행될 수 있고, 후속하여, 활성 영역들의 실리콘 표면을 노출시키기 위해 경질마스크의 제거가 이어진다. 웨이퍼가 세척되고, 표준 열적 산화를 사용하여 활성 영역에서 희생 산화물(sac ox) 성장이 수행된다. 이 희생 산화물은 활성 영역의 모든 노출된 실리콘 표면들(수평 상부면, 트랜치 측벽 및 트랜치 저부를 포함) 위에 고품질 게이트 산화물(100)을 성장시키기 직전에 박피된다.
게이트 산화물(100)을 성장시킨 이후, 블랭킷 폴리실리콘 증착이 수행된다. 이 폴리실리콘은 도핑되지 않거나 선택적으로 이온 주입을 사용하여, 예로서, 마스크들을 사용하여 NMOS 영역들 위에 도핑된 N+ 폴리실리콘과 PMOS 영역 위에 도핑된 P+ 폴리실리콘을 사용하여 선택적으로 도핑될 수 있다. 선택적 폴리실리콘 에치 백(etch back)이 수행되어 도 10에 도시된 바와 같이 트랜치들 내에 폴리실리콘(102)을 남기고, 에피텍셜층의 상부면으로부터 폴리실리콘을 제거하고, 에피텍셜 층(72)의 상부면 상에 게이트 산화물(100)을 남긴다. 에치 백은 플라즈마 에치 기술들 또는 CMP를 사용하여 수행될 수 있다.
후속하여, 패턴화된 N-바디 마스크(미도시)가 PMOS 장치의 영역을 노출시키도록 형성되고, N-형 도핑제들의 N-바디 주입이 수행되며, N-바디 어닐링이 수행되어 도시된 바와 같이 웨이퍼의 PMOS 측부(64) 상에 N-바디(110)를 형성하는 도 11의 구조를 초래한다.
다음에, 패턴화된 P-바디 마스크(미도시)가 NMOS 영역(62)의 일부를 노출시키도록 형성되고, P-형 도핑제들의 P-바디 주입이 수행되고, P-바디 어닐링이 수행되어 도시된 바와 같이 웨이퍼의 NMOS 측부(62) 상에 P-바디(120)를 형성하는 도 12의 구조를 초래한다.
도 12와 유사한 구조를 형성한 이후, 마스크(130)가 도 13에 도시된 바와 같이 구조체 위에 형성되며, 이는 다양한 N+ 영역들을 패턴화하기 위해 사용될 것이다. 본 실시예에서, 이 마스크 패턴은 PMOS 바디 접촉부들(132)[즉, PMOS 장치의 N-형 바디(110)에 대한 접촉부들]을 형성하고, NMOS 소스(134)를 형성하고, 구조체의 PMOS 측부(64) 상의 폴리실리콘이 마스크(130)에 의해 N-형 주입으로부터 보호되는 상태로 구조체의 NMOS 측부(62) 상의 폴리실리콘 영역들(102) 내로의 NMOS 도핑을 제공한다. 마스크를 형성한 이후, 예로서, 0°경사로 약 70 KeV의 주입 에너지를 사용하여 약 1E15 atoms/cm2 내지 약 1E16 atoms/cm2 사이의 범위의 투여량으로 N+ 주입이 수행된다. 후속하여, N+ 어닐링이 수행되어 도 13의 구조를 초래한다.
폴리실리콘(102)은 장치 게이트 전극들을 형성할 것이라는 것을 알 수 있을 것이다. 저 임계(온 상태로의 전환) 전압을 위해, PMOS 영역(64)의 PMOS 게이트는 순 P+ 도전성으로 도핑되고, NMOS 영역(62) 내의 NMOS 게이트들은 순 N+ 도전성으로 도핑되는 것이 바람직하다. 도시된 프로세스에서, 따라서, N+ 도핑제들이 NMOS 게이트들 내로 주입되고, P+ 재료는 PMOS 게이트들에 주입된다. 그러나, 대안적 프로세스에서, 게이트들이 모두 N-형 도전성으로 도핑되도록 마스크(140)가 NMOS 및 PMOS 양자 모두로부터 P-형 주입을 차단하는 상태로, NMOS 및 PMOS 폴리실리콘 게이트들 양자 모두가 N-형 도핑제들을 수용할 수 있다.
N+ 마스크가 제거되고, P+ 마스크(140)가 도 14에 도시된 것과 유사하게 형성된다. P+ 마스크는 NMOS 바디 접촉부들(142)[즉, NMOS 장치의 P-형 바디(120)에 대한 접촉부들], PMOS 소스(144) 및 구조체의 PMOS 측부 상의 폴리실리콘 영역들(120) 내로의 PMOS 도핑을 형성하기 위해 사용될 것이며, 구조체의 NMOS 측부 상의 폴리실리콘은 마스크(140)에 의해 P-형 주입으로부터 보호된다. P+ 주입은 0° 경사로, 약 5 KeV 내지 약 80 KeV 사이의 주입 에너지와 약 1E15 내지 약 1E16 ions/cm2 사이의 투여량, 예로서, 약 2E15의 투여량으로 붕소 또는 BF2를 사용하여 수행되어 도 14의 구조를 초래한다. 다른 주입 체계들도 고려된다.
P+ 마스크(140)가 제거되고, 블랭킷 산화물 증착이 예로서, 비도핑 산화물 또는 보로포스포실리케이트 유리(BPSG)를 사용하여 수행된다. BPSG 리플로우 같은 산화물 리플로우는 조립체의 표면을 대체로 평탄화하기 위해 수행될 수 있다. 접촉부 마스크가 산화물 위에 형성되고, 그후, 에피텍셜 층(70)상에서 에칭이 정지되는 상태로 노출된 산화물 및 노출된 게이트 산화물을 제거하기 위해 에칭이 수행되어 유전체 구조들(150)을 형성한다. 급속 열적 어닐링(RTA) 같은 산화물 리플로우 가 수행되고, 마스크가 제거되어 도 15의 것과 유사한 구조를 초래한다.
블랭킷 금속이 형성되고, 마스크형성되고, 에칭되어 각각의 장치에 대한 게이트 연결부들 및 NMOS 및 PMOS 소스들을 형성한다. 이는 도 16과 유사한 구조를 초래할 수 있으며, 도 16은 N+ 접촉부들(132)을 통해 PMOS 소스(110)(즉, N-바디)에 전기적으로 접촉하는 PMOS 소스 금속(160)과, 접촉부들(162)을 통해 NMOS 소스(120)(즉, P-바디)와 접촉하는 NMOS 소스 금속(162)을 도시하고 있다. 게이트 금속화는 도 16에 도시되어 있지 않다는 것을 주의하여야 한다. 게이트들은 예로서, 공지된 기술들에 따라 활성 영역의 외주에서 연결될 수 있다. 도 16은 고위측 수직 트랜치 게이트 PMOS 장치(164) 및 저위측을 위한 저위측 수직 트랜치 게이트 NMOS 장치(166)를 도시한다.
도 16의 다이는 단일 금속 층의 제1 부분(160) 및 제2 부분(162)을 제공하며, 제1 부분(160)은 PMOS 트랜지스터(164)의 소스(110)에 대한 연결부를 제공하고, 제2 부분(162)은 NMOS 트랜지스터(166)의 소스(120)에 대한 연결부를 제공한다. 다이는 전도성 구조(32), 예로서, 두 장치들이 공통 드레인을 갖도록 PMOS 트랜지스터와 NMOS 트랜지스터의 드레인들을 연결하는 텅스텐 및/또는 텅스텐 실리사이드 같은 매설 금속 층을 더 포함한다. 즉, 두 개의 장치들의 드레인들은 에피텍셜 층 내에 형성되며, 이는 두 개의 드레인들을 함께 전기적으로 단락시키기 위하여 전도성 층(32)에 의해 연결되어 있다. 두 개의 드레인들이 함께 단락되어 있기 때문에, 이들은 전기적으로 동일한 노드인 공통 드레인을 형성한다. 따라서, 양 장치들의 드레인들은 웨이퍼의 이면측 같은 다이 상의 소정 장소의 단일 접촉부로부터 억세스될 수 있으며, 이는 패키징 장점들을 제공한다.
PMOS 고위측 장치의 소스는 예로서, 금속(160)을 통해 인입 전압(VIN)을 수용한다. NMOS 저위측 장치의 소스는 접지이며, 금속(162)을 통해 연결될 수 있다. 다이의 이면은 인덕터에 출력 전압을 공급한다(즉, 출력 스테이지의 출력부). 즉, 도면들에 표시된 바와 같이, 다이의 이면 측부는 출력 스테이지의 절환식 노드이다. 폴리실리콘(102)은 트랜지스터들을 위한 트랜치 게이트들을 제공하며, 활성 영역의 외주에서 연결될 수 있다. PMOS 및 NMOS 트랜지스터들의 금속 소스들은 트랜치 게이트들을 위한 차폐부를 제공할 수 있으며, 따라서, 고위측 PMOS 트랜지스터와 저위측 NMOS 트랜지스터 양자 모두를 위한 차폐식 게이트 트랜지스터들을 제공한다.
다른 장치가 도 17 및 도 18에 도시되어 있다. 도 17에 도시된 바와 같이, 기판(180)은 예로서, 약 1E19 atoms/cm3 내지 약 9E19 atoms/cm3 사이의 농도로 적색 인 또는 비소로 N+++ 도전성으로 고농도로 도핑된다. 기판보다 저속의 도핑물, 예로서, 약 1E17 atoms/cm3 내지 약 5E18 atoms/cm3 사이의 범위의 농도와 약 1 ㎛ 내지 약 6 ㎛ 사이의 두께를 갖는 비소 또는 안티몬으로 도핑된 에피텍셜 층이 기판(180)의 상부면 위에 성장되어 고 도핑된 기판으로부터 임의의 상향 확산을 흡수하기 위한 "버퍼" 영역으로서 작용한다. 이는 후속 형성된 전도성 층(184) 아래에 장치 버퍼 층을 제공한다. W 또는 WSix를 포함할 수 있는 전도성 층(184)은 도 17에 도시된 바와 같이 약 0.1 ㎛과 약 1.0 ㎛ 사이의 두께로 기판 상에 또는 기판 위에 형성될 수 있다. 폴리실리콘(186) 같은 재료가 약 0.1 ㎛ 내지 약 4.0 ㎛ 사이의 두께로 전도성 층(184) 상에 또는 그 위에 증착된다. 폴리실리콘은 예로서, CMP를 사용하여 평탄화된다. 장치 웨이퍼(188)는 폴리실리콘(186)에 부착되고, 그후, 도 3 내지 도 16의 프로세스에 따라 프로세스가 이어져서 도 18에 도시된 것과 유사한 구조를 초래한다. 도 18에 따른 장치는 더 높은 도핑제 농도로부터, 예로서, 다른 도핑제들이 아닌 고 농도 적색 인의 사용으로부터 더 낮은 기판 저항을 가질 수 있다.
다른 장치가 도 19 및 도 20에 도시되어 있다. 도 19에 도시된 바와 같이, 기판(190)은 예로서, 약 1E19 atoms/cm3 내지 약 9E19 atoms/cm3 사이의 농도로 적색 인 또는 비소로 N+++ 도전성으로 고농도로 도핑된다. W 또는 WSix를 포함할 수 있는 패턴화된 전도성 층이 약 0.1 ㎛ 내지 약 1.0 ㎛ 사이의 두께로 기판 위에 형성될 수 있고, 그후, PMOS 영역들에만 잔류하도록 마스크형성 및 에칭되어 도 19에 도시된 바와 같은 전도성 층(192)을 초래한다. 폴리실리콘(194) 같은 재료가 약 0.1 ㎛ 내지 약 4.0 ㎛의 두께로 전도성 층 상에 또는 그 위에 증착된다. 두께는 웨이퍼 표면 위의 국지적 평탄화에 추가한 광역적 평탄화를 가능하게 하도록 W 또는 WSix보다 매우 더 클 수 있다. 폴리실리콘(194)은 예로서, 화학 기계 연마(CMP)를 사용하여 평탄화되고, 장치 웨이퍼(196)는 폴리실리콘(194)에 부착되며, 그후, 도 3 내지 도 16의 프로세스에 따라 프로세스가 이어져서 도 20의 구조를 초래한다.
본 실시예에서, PMOS 및 NMOS 장치들의 드레인들은 N+++ 기판을 통해 함께 연결된다. PMOS 장치의 드레인은 기판(190)에 접촉하는 금속(192)에 전기적으로 접촉하는 P-형 도핑을 통해 기판에 연결된다.
이 방법의 구현예의 설계 트레이드 오프는 텅스텐 실리사이드 층을 통한 도핑제들의 신속한 확산으로부터 발생할 수 있다. 예로서, P 매설 층(66)의 농도가 실리사이드(192)의 그 각각의 측부에서 N 기판(190)의 것보다 높은 경우, P-매설 층은 실리사이드를 통해 확산하여 실리사이드의 저부에 인접한 순 P 영역을 형성하고, 따라서, 기판으로부터 PMOS 드레인을 격리시키는 PN 접합부를 형성하는 경향이 있다. P 매설 층 도핑이 N 기판 도핑보다 낮은 경우, 실리사이드를 통해 상향 확산하는 N+ 도핑제는 실리사이드의 상부에 인접한 순 N 영역을 형성하는 경향이 있고, PN 접합부는 실리사이드로부터, 그리고, 따라서, N 기판으로부터 PMOS 드레인을 격리시킨다. 이들 예들 각각은 두 개의 장치들의 의도된 공통 드레인 연결을 무효화할 수 있다. 또한, 하나 이상의 이전 구현예들에서도 유사한 상황이 발생할 수 있다. 이러한 경우, 단지 드레인 대 드레인 연결부만이 실리사이드 층을 통해 측방향으로 존재하게 된다.
매설 금속(192)은 사실상 매설 금속 위의 P+ 드레인(72)을 아래에 배설된 N+ 기판(190)에 전기적으로 단락시키고, NMOS 장치의 드레인은 공통 N-형 도핑을 통해 기판(190)에 연결된다. 본 실시예에서, NMOS 장치는 드레인 영역 내의 매설 금속을 포함하지 않으며, 이는 더 두꺼운 에피텍셜 실리콘 층을 초래하게 된다. 이는 순차적으로, 드레인 영역 내의 더 두꺼운 에피텍셜 층으로부터 초래되는 더 높은 항복 전압을 갖는 NMOS 장치를 초래할 수 있다.
2D 프로세스 및 장치 시뮬레이션 소프트웨어를 사용한 테크놀로지 컴퓨터 지원 설계(TCAD) 시뮬레이션들은 동일한 웨이퍼 상에 동시에 제조된 NMOS 트랜지스터와 호환성있는 프로세스 흐름을 사용하여 제조된 PMOS 트랜지스터의 성능을 확인할 수 있다. TCAD 시뮬레이션은 도 21에 도시되어 있다. 26V의 BVDSS에서 20 밀리-오옴(mΩ)*mm2의 VGS=12V에서의 RDSON이 얻어졌으며, 이는 P-채널장치를 위해 유익한 양호한 특성이다.
본 발명의 교지들의 다른 실시예는 N 접합부들을 P 접합부들로, 그리고, P 접합부들을 N 접합부들로 바꾸는 것을 포함한다.
본 발명의 넓은 범주를 기술하는 수치 범위들 및 파라미터들이 근사치들이지만, 특정 예들에 기재된 수치값들은 가능한 정확하게 보고된 것이다. 그러나, 임의의 수치값은 그 각각의 테스트 측정들에서 발견되는 표준 편차로부터 초래되는 필수적인 특정 에러들을 포함하고 있다. 또한, 본 명세서에 개시된 모든 범위들은 그안에 포함되는 임의의, 그리고, 모든 하위범위들을 포함하는 것으로 이해되어야 한다. 예로서, 범위 "10 미만"은 0의 최소값과 10의 최대값 사이의(그리고, 그를 포함하는) 임의의 그리고, 모든 하위범위들을 포함하며, 다시 말하면, 0과 같거나 0보다 큰 최소값과, 10과 같거나 10보다 작은 최대값을 갖는 임의의, 그리고, 모든 하위 범위들, 예를 들어, 1 내지 5를 포함한다. 특정 경우들에서, 파라미터를 위해 선언된 바와 같은 수치값들은 음의 값들을 취할 수 있다. 이 경우, "10 미만"으로서 선언된 예시적 값의 범위는 음의값들, 예를 들어, -1, -2, -3, -10, -20, -30 등이 될 수 있다.
하나 이상의 구현예들에 관하여 본 발명을 예시하였지만, 첨부된 청구범위의 개념 및 범주로부터 벗어나지 않고 예시된 예들에 대해 대안들 및/또는 변경들이 이루어질 수 있다. 또한, 본 발명의 특정 특징이 다수의 구현예들 중 단 하나에 관하여 개시되어 있을 수 있지만, 이런 특징은 임의의 주어진 또는 특정 기능을 위해 필요하고 바람직할 수 있는 바에 따라 다른 구현예들의 하나 이상의 다른 특징들과 조합될 수 있다. 또한, 용어들 "포함하는", "포함하다", "구비하는", "구비하다", "갖는" 또는 그 변형들이 상세한 설명 및 청구범위 중 어느 하나에 사용된다면, 이런 용어들은 용어 "(다른 구성요소를 배제하지 않고) 포함하는"과 유사한 방식으로 포함적인 것을 의도한다. 용어 "~중 적어도 하나"는 나열된 항목들 중 하나 이상이 선택될 수 있다는 것을 의미하기 위해 사용된다. 또한, 본 명세서의 설명 및 청구범위에서, 두 개의 재료들에 관하여 사용되는 용어 "상에", 예로서, 다른 구성요소 "상의" 하나의 구성요소는 재료들 사이의 적어도 일부 접촉을 의미하며, "위에"는 재료들이 근접하지만, 하나 이상의 추가적 개입 재료들을 가질 수 있고, 그래서, 접촉이 가능하지만 필수적이지는 않다는 것을 의미한다. "상에"도 "위에"도 본 명세서에서 사용될 때 임의의 방향성을 의미하지 않는다. 용어 "등각"은 하위 재료의 각도들이 등각 재료에 의해 보전되는 코팅 재료를 설명한다. 용어 "약"은 변경이 예시된 실시예에 대한 프로세스 또는 구조의 불일치를 초래하지 않는 한 나열된 값이 다소 변경될 수 있다는 것을 나타낸다. 마지막으로, "예시적"은 설명이 일 예로서 사용되는 것이며 이상적이라는 의미는 아니다. 본 기술 분야의 숙련자들은 본 명세서에 개시된 발명의 실시예 및 본 명세서를 고려하여 본 발명의 다른 실시예들을 명백히 안출할 수 있을 것이다. 본 명세서 및 예들은 단지 예시적인 것이며, 본 발명의 진정한 범주 및 개념은 하기의 청구범위에 의해 나타나 있다.
본 출원에 사용된 바와 같은 상대적 위치의 용어들은 웨이퍼 또는 기판의 배향에 무관하게 웨이퍼 또는 기판의 기존 평면 또는 작업면에 평행한 평면에 기초하여 규정된다. 본 출원에 사용되는 바와 같은 용어 "수평" 또는 "측방향"은 웨이퍼 또는 기판의 배향에 무관하게 웨이퍼 또는 기판의 기존 평면 또는 작업면에 평행한 평면으로서 규정된다. 용어 "수직"은 수평에 수직인 방향을 지칭한다. "상에", "측부"("측벽"에서 같이), "고위", "하위", "위", "상부" 및 "아래"는 웨이퍼 또는 기판의 배향에 무관하게 웨이퍼 또는 기판의 상부면 상에 존재하는 기존 평면 또는 작업면에 관하여 규정된다.
12: 제어기 회로
14: 고위측 MOSFET
16: 저위측 고위측 MOSFET
30: 기판 웨이퍼
180, 190: 기판

Claims (14)

  1. 반도체 장치에 있어서,
    N-형 도전성을 갖는 단일 반도체 기판을 포함하는 반도체 다이와,
    상기 단일 반도체 기판 위에 배설된, 활성 영역을 포함하는 수직 p-채널 금속 산화물 반도체(PMOS) 트랜지스터와,
    상기 단일 반도체 기판 위에 배설된, 활성 영역을 포함하는 수직 n-채널 금속 산화물 반도체(NMOS) 트랜지스터와,
    상기 수직 PMOS 트랜지스터 활성 영역의 아래를 포함하는 위치에서 상기 N-형 전도성 기판에 전기적으로 연결된 상기 수직 PMOS 트랜지스터의 드레인과,
    상기 수직 NMOS 트랜지스터 활성 영역 아래를 포함하는 위치에서 상기 N-형 전도성 기판에 전기적으로 연결된 상기 수직 NMOS 트랜지스터의 드레인과,
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터가 공통 드레인을 갖도록 수직 PMOS 트랜지스터의 드레인을 수직 NMOS 트랜지스터의 드레인에 연결하는 전도성 층을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 수직 PMOS 트랜지스터는 반도체 장치 전압 변환기 출력 스테이지를 위해 고위측 전력 장치이고,
    상기 수직 NMOS 트랜지스터는 반도체 장치 전압 변환기 출력 스테이지를 위한 저위측 전력 장치인 반도체 장치.
  3. 반도체 장치 전압 변환기에 있어서,
    단일 반도체 다이를 포함하고,
    상기 단일 반도체 다이는
    수직 p-채널 금속 산화물 반도체(PMOS) 트랜지스터로서, 상기 수직 PMOS 트랜지스터의 소스가 인입 전압(VIN)에 전기적으로 결합되도록 구성된 수직 PMOS 트랜지스터와,
    수직 n-채널 금속 산화물 반도체(NMOS) 트랜지스터로서, 상기 수직 NMOS 트랜지스터의 소스는 접지에 전기적으로 연결되도록 구성된 수직 NMOS 트랜지스터를 포함하고,
    수직 PMOS 트랜지스터의 드레인은 상기 수직 NMOS 트랜지스터의 드레인에 전기적으로 단락되는 반도체 장치 전압 변환기.
  4. 제 3항에 있어서,
    단일 반도체 다이는
    N-형 도전성을 갖는 반도체 기판과,
    전도성 층을 더 포함하고,
    상기 수직 PMOS 트랜지스터의 드레인은 P-형 도전성이고,
    상기 전도성 층은 상기 수직 PMOS 트랜지스터의 활성 영역 아래를 포함하는 위치에서 상기 반도체 기판을 통해 상기 수직 PMOS 트랜지스터의 드레인을 상기 수직 NMOS 트랜지스터의 드레인에 전기적으로 단락시키는 반도체 장치.
  5. 제 3항에 있어서,
    상기 단일 반도체 다이는
    상기 반도체 장치 전압 변환기의 출력부에 공급하는 제1 반도체 층과,
    상기 제1 반도체 층 위에 배설된 제2 반도체 층으로서, 상기 수직 PMOS 트랜지스터 드레인과 상기 수직 NMOS 트랜지스터 드레인 양자 모두가 적어도 부분적으로 상기 제2 반도체 층 내에 배치되는, 제2 반도체 층과,
    상기 제1 반도체 층과 상기 제2 반도체 층 사이에 개재되며, 상기 수직 PMOS 트랜지스터의 드레인을 상기 수직 NMOS 트랜지스터의 드레인에 전기적으로 단락시키는 매설 금속 층을 더 포함하는 반도체 장치 전압 변환기.
  6. 제 5항에 있어서,
    상기 수직 PMOS 트랜지스터 소스 및 상기 수직 NMOS 트랜지스터 소스는 동일한 금속 구조로부터 형성되는 반도체 장치 전압 변환기.
  7. 제 3항에 있어서,
    상기 수직 PMOS 트랜지스터 및 상기 수직 NMOS 트랜지스터는 양자 모두 공핍형 금속 산화물 반도체(DMOS) 장치들인 반도체 장치 전압 변환기.
  8. 제 3 항에에 있어서,
    상기 수직 PMOS 트랜지스터를 위한 트랜치 게이트와,
    상기 수직 NMOS 트랜지스터를 위한 트랜치 게이트를 더 포함하는 반도체 장치 전압 변환기.
  9. 제 3 항에 있어서,
    금속 층을 더 포함하고,
    상기 금속 층은
    상기 수직 PMOS 트랜지스터의 소스에 전기적으로 연결되고, 상기 수직 PMOS 트랜지스터의 게이트를 위한 차폐부를 제공하도록 상기 수직 PMOS 트랜지스터의 게이트 위에 배설되는 제1 부분과,
    상기 수직 NMOS 트랜지스터의 소스에 전기적으로 연결되고, 상기 수직 NMOS 트랜지스터의 게이트를 위한 차폐부를 제공하도록 상기 수직 NMOS 트랜지스터의 게이트 위에 배설되는 제2 부분을 포함하는 반도체 장치 전압 변환기.
  10. 반도체 장치 전압 변환기를 형성하기 위한 방법에 있어서,
    반도체 층 내에 복수의 트랜치들을 동시에 에칭하는 단계와,
    상기 복수의 트랜치들 중 하나 내에 고위측 수직 p-채널 금속 산화물 반도체(PMOS) 트랜지스터를 위한 전도성 트랜지스터 게이트를 형성하고 복수의 트랜치들 중 다른 하나 내에 저위측 수직 n-채널 금속 산화물 반도체(NMOS) 트랜지스터를 위한 전도성 트랜지스터 게이트를 형성하는 단계를 포함하는 방법.
  11. 제 10항에 있어서,
    상기 수직 PMOS 트랜지스터의 소스와 접촉하는, 전도성 고위측 수직 PMOS 트랜지스터 게이트 위의 금속 층의 제1 부분을 형성하는 단계와,
    상기 금속 층의 제1 부분에 전기적으로 연결된, 상기 수직 NMOS 트랜지스터의 소스와 접촉하는, 전도성 저위측 수직 NMOS 트랜지스터 게이트 위에 상기 금속 층의 제2 부분을 형성하는 단계와,
    상기 금속 층의 제1 부분을 상기 금속 층의 제2 부분으로부터 전기적으로 격리시키도록 상기 금속 층을 에칭하는 단계를 더 포함하고,
    상기 금속 층의 제1 부분은 PMOS 트랜지스터의 상기 전도성 고위측 수직 PMOS 트랜지스터의 소스이고, 상기 금속 층이 제2 부분은 전도성 저위측 수직 NMOS 트랜지스터의 소스인 방법.
  12. 제 11항에 있어서,
    상기 금속 층의 제1 부분을 인입 전압(VIN) 신호와 전기적으로 연결시키는 단계와,
    상기 금속 층의 제2 부분을 접지 신호와 전기적으로 연결시키는 단계를 더 포함하는 방법.
  13. 제 12항에 있어서,
    반도체 장치 전압 변환기의 동작 동안 상기 수직 PMOS 트랜지스터의 드레인을 상기 NMOS 트랜지스터의 드레인에 전기적으로 단락시키는, 상기 수직 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인 양자 모두와 전기적으로 연결된 전도성 구조체를 형성하는 단계를 더 포함하는 방법.
  14. 제 11항에 있어서,
    반도체 웨이퍼 위에 전도성 층을 형성하는 단계와,
    상기 전도성 층이 상기 반도체 웨이퍼와 상기 반도체 층 사이에 개재되도록 상기 반도체 웨이퍼에 반도체 층을 부착하는 단계와,
    상기 반도체 층 내에 상기 고위측 수직 PMOS 트랜지스터를 위한 드레인을 형성하는 단계와,
    상기 반도체 층 내에 상기 저위측 수직 NMOS 트랜지스터를 위한 드레인을 형성하는 단계를 더 포함하고,
    상기 전도성 층은 상기 고위측 수직 PMOS 트랜지스터의 드레인을 상기 저위측 수직 NMOS 트랜지스터의 드레인에 전기적으로 단락시키는 방법.
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