CN1746954A

CN1746954A - 等离子体平板显示器寻址驱动芯片制备方法

Info

Publication number: CN1746954A
Application number: CNA2005100961616A
Authority: CN
Inventors: 庄奕琪; 李小明; 张丽; 邓永洪
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2005-10-14
Filing date: 2005-10-14
Publication date: 2006-03-15
Anticipated expiration: 2025-10-14
Also published as: CN100358155C

Abstract

本发明公开了一种等离子体平板显示器选址驱动芯片制备方法。主要解决现有PDP选址驱动芯片的高低压兼容问题和生产成本高的问题。采用在不同的外延块上实现高压VDMOS、LDMOS管，低压NPN、CMOS管的一体化集成，其主要过程是：备片，制作N型埋层、P型埋层，长外延层；制作N+深入区、P阱、P场、N场；场氧化、调整阈值电压、栅氧化、淀积并光刻多晶硅；硼注入、N+磷注入、P+硼注入，分别形成所述四种管子的主要区域，最后经退火、淀积SiO₂与硼磷硅玻璃、淀积与光刻金属层和介质层、钝化后进行合金，完成整个集成器件的制作。本发明具有生产成本低，耐压及电流能力强的优点，可用于制作各种高电压的功率集成电路。

Description

等离子体平板显示器寻址驱动芯片制备方法

技术领域

本发明属于微电子技术领域，涉及功率集成的电路芯片，具体地是一种等离子体平板显示器的选址驱动芯片的制备方法，该方法将高压大功率LDMOS、VDMOS管与低压小信号NPN、CMOS管集成在一起，该芯片用于等离子体平板显示器的选址驱动。

背景技术

随着功率集成电子技术的不断发展，功率集成电路的市场越来越大，低成本高性能的功率集成电路成为新的设计热点。功率集成电路类除了集成常规的Bipolar和MOS器件外，主要有各种功率DMOS器件。在中等耐压DMOS功率器件中，由于LDMOS管具有较高的击穿电压即几百伏和较短的开关时间即纳秒级等特点，VDMOS管具有较好的电流负载能力，同时具有比较好的电压能力等特点，因此LDMOS管与VDMOS管可被广泛采用一定的方法集成于打印机、电源模块、平板显示器等对电压，电流和工作频率均有较高要求的驱动芯片中，这些驱动芯片的核心问题就是要解决高低压工艺兼容问题。

国内对于功率器件及工艺的研究很多，提出了一些新的结构，但大部分都集中于分立器件和非外延工艺上，对可集成的功率器件和外延工艺研究较少。

由于目前采用基于SOI材料的工艺，生产成本很高，因此急需解决基于硅材料大功率DMOS管与低压小信号BIPOLAR晶体管和CMOS器件一起集成的问题，即需要解决既能兼容普通半导体材料工艺又能达到相应技术性能要求的芯片设计及工艺问题，实现实用化。

寻址驱动电路是等离子体平板显示器(简称PDP)的整机的核心部件，随着全球PDP市场的快速发展，研究并生产PDP寻址驱动电路及其关键模块具有重要的市场需求，但我国至今没有可产业化的PDP驱动芯片。

东南大学已研制出了一款PDP寻址驱动芯片，其工艺采用单阱非外延工艺，虽然电路参数可以达到PDP寻址驱动的要求，但是目前仍未能投入大规模商品化生产。

发明的内容

本发明的目的在于克服上述已有技术的不足，提供一种将高压大功率LDMOS、VDMOS管与低压小信号NPN、CMOS管集成在一起的PDP选址驱动芯片制备方法，简称BCD方法，以解决现有PDP选址驱动芯片的高低压兼容问题和生产成本高的问题。

本发明的技术方案是这样实现的：

本发明采用外延的BCD方法在外延层上的不同外延岛上形成高压VDMOS、LDMOS管，低压NPN、CMOS管，其具体过程如下：

1.在衬底上进行N型埋层、P型埋层淀积，分别形成各个器件的外延与衬底间的埋层和对通隔离的下隔离区，并在衬底表面生长外延层；

2.在所述外延层上深磷注入形成N+深入区，将该深入区与N型埋层相接，形成了VDMOS的漏区引出和NPN管的集电区引出；之后，在所述外延层上进行P阱硼注入，并进行推阱，形成CMOS管的P型阱区；之后，在所述外延层上分别进行P场硼注入和N场磷注入，形成了LDMOS管的漏区漂移区与源区漂移区，并防止场开启；

3.对做完上述1～2步操作后的外延层表面进行场氧化，并对CMOS器件的阈值电压进行调整；接着，再进行栅氧化；之后，进行多晶硅的淀积与光刻，分别形成CMOS管、LDMOS管、VDMOS管的多晶硅栅，以及分别形成LDMOS管VDMOS管多晶硅的场板、多晶硅连线；

4.对做完上述1～3步操作后的外延层表面进行硼注入，形成NPN管的基区和VDMOS管的体区，同时形成LDMOS管漏区的扩散保护环；之后，进行N+磷注入，形成VDMOS管的漏区接触与源区、低压CMOS中的NMOS管的源漏区、NPN管的发射区和集电区接触；之后，再进行P+硼注入，分别形成了LDMOS管的源漏区接触、低压CMOS中的PMOS管的源漏区、NPN管的基区接触；

5.对做完上述1～4步操作后的外延层表面进行离子注入退火，将多晶硅、VDMOS管、LDMOS管和CMOS管源漏区注入的杂质离子激活，并将源漏结推进后，进行后期处理，完成整个集成器件的制作。

所述后期处理的过程是：淀积SiO2、硼磷硅玻璃，再进行接触孔光刻、回流硼磷硅玻璃进行表面平坦化处理；之后，淀积第一层铝，并刻蚀形成连接，淀积层间电介质，光刻通孔；之后，淀积第二层铝，并光刻形成连接；之后，再进行钝化层的淀积，进行钝化层开孔，形成压焊点；最后，进行合金。

上述步骤1所述的外延层，通过PN节隔离分成多个外延岛，在各外延岛上制作各个器件，该PN节由P型隔离墙与外延层形成，所说的P型隔离墙是指在进行上述步骤中，P型埋层自动上扩与步骤2中的推阱后的P阱相接形成的区域。

上述步骤3所述的进行场氧化，是在LDMOS管、VDMOS管、NPN管、CMOS管周围的表面区域用LOCOS工艺生长一层厚度为10000埃的二氧化硅层；所说的进行栅氧化，是在外延层表面生长厚度为600埃的栅氧化层。

上述步骤3所述的形成VDMOS管的栅电极，是将淀积的多晶硅的多余部分去掉，保留相邻体区之间的部分及四周外围的多晶硅，并将外围多晶硅栅的延伸作为场板。

上述步骤4所述的VDMOS管体区，是以栅为自对准，以方形阵列形式排列，间距相等。

本发明由于采用BCD方法，将高压大功率LDMOS、VDMOS管与低压小信号NPN、CMOS一起集成为PDP选址驱动芯片，因此解决了高低压兼容问题；同时由于本发明采用的是外延的BCD工艺，生产成本要比基于SOI材料的成本低，故可进行产业化生产；此外，本发明的方法采用了LDMOS与VDMOS，因此制作的芯片在耐压及电流能力方面比基于CMOS工艺方法的好；本发明的方法亦可应用于制作其它功率电路。

附图说明：

图1是集成在芯片中的LDMOS的纵向剖面结构图

图2a是集成在芯片中的VDMOS的纵向剖面结构图

图2b是集成在芯片中的VDMOS的横向俯视结构图

图3是集成在芯片中的纵向NPN管的纵向剖面结构图

图4是集成在芯片中的低压CMOS管的纵向剖面结构图

图5是本发明方法的流程图

具体实施方式

本发明将共源结构的高压P型LDMOS管、高压VDMOS管、低压纵向NPN管、低压CMOS管集成在一起，构成为PDP选址驱动芯片。该四种管子的结构分别如图1、图2、图3、图4所示。

参照如图1，共源结构的P型LDMOS器件的制作，是将深硼掺杂的P型埋层3与P型阱6实现对通隔离，在P型衬底1与N型外延层4之间制作N型埋层2，在N型外延上做漏区与源区，在N外延上制作P型体区12L，作为漏区的扩散保护环，该保护环增加了漏区掺杂的结深和结的曲率半径，降低了漏区P+掺杂的浓度梯度，从而提高了漏区和N型外延的击穿电压，在该P型体区里制作重掺杂的P+区14L，两边均制作P型漂移区7D；源区中间制作重掺杂的N+区作为源区的接触区13L，两边制作重掺杂的P+区14L，在P+区两边制作P型漂移区7S；源漏区表面均刻有接触孔，接触孔里均淀积金属铝M。在源、漏之间用场氧化层9作为栅绝缘层材料，栅上设有N型多晶硅栅11LG，同时也延伸以作为源区和漏区的PN结场板；在漏与隔离之间，设有多晶硅场板11LF。

参照图2a与图2b，高压VDMOS器件的制作，是在P型衬底1上做N型外延层4，由重硼掺杂P型埋层3与P型阱6实现对通隔离，在外延层4与衬底1的界面上形成N型埋层2，在由自对准工艺生成VDMOS的方形P型体区即体沟道区12V内制作源区，该体区12V中制作方形的N+环13S和P+接触区14V；在深N+扩散区5V上做漏区N+接触区13D，该深N+扩散5V与N型埋层2相接，成为DMOS管的漏区引出。栅氧化层10上面是多晶硅栅11VG，外围部分的多晶硅栅11GW延长部分作场板11GF；在淀积多晶栅的同时，在隔离上方对应的场氧化层9上淀积多晶作为场板11VF。在漏区接触表面与源区接触表面均刻有接触孔，接触孔里淀积有金属铝。

参照图3，低压纵向NPN管的制作，其P型基区12N与VDMOS的体区12V同时形成，具有相同的P型硼掺杂剂量和深度，并在其中做了基区P+接触区14N。同样的，NPN的发射区13NE与VDMOS的源区方形N+环13S同时形成。而外延层4作为集电区，并采用与VDMOS管漏区引出相同的方法，用N型埋层2和漏区引出深N+扩散5N将集电区由体内引到表面，并在该深N+扩散5中做了集电区N+接触区13NC；非有源区的外延表面淀积场氧化层9；发射区、基区接触区、集电区接触区表面均刻有接触孔，接触孔内淀积金属铝M。

参照图4，低压CMOS管的制作，包括NMOS和PMOS，其中NMOS的P型阱区6C与隔离的上隔离即P型阱6同时形成，用多晶硅栅做自对准掩模，在P型阱区有源区6C中制作N+区13C形成NMOS器件的源漏区，在N外延4中制作P+区14C形成PMOS器件的源漏区，其中的PMOS的P+源漏区14C与高压LDMOS的源漏区中的P+区14L及VDMOS的源区中的P+接触区14V同时形成；其中的NMOS的N+源漏区13C与高压LDMOS的源区中的N+接触区13L及VDMOS的源区方形N+环13S及漏区N+接触区13D同时形成；栅氧化层10上制作了多晶硅栅11CG；非有源区的外延表面淀积场氧化层9；其中的NMOS与PMOS的源漏区均刻有接触孔，接触孔内淀积金属铝M。

在上述图1～图4所用的标号中，用不同的数字表示不同区域，凡是标号中数字相同的版层均在同一道工序中完成，凡是标号数字相同但字母不同的版层表示同一道工序形成作用不同的区域，各个器件分别做在不同的外延岛上，M表示AL金属。

参照图5，本发明的具体制作过程如下：

一.取电阻率为5～10Ω·cm的P型<100>晶向硅单晶做衬底1；

二.在衬底1上通过涂胶、加掩模板、曝光、显影、腐蚀进行N型埋层光刻，然后通过注入锑杂质制作N型埋层2，同时形成各个器件的外延与衬底间的埋层；

三.在衬底1上进行N型埋层光刻，然后通过注入硼杂质制作P型埋层3；

四.在衬底1上生长厚度为12um的外延层4，随着外延层厚度的增加，N型埋层和P型埋层会随之向上扩散，其中，P型埋层上扩散点距离外延层表面不能少于5um，这样才能和后来注入的P阱的下扩散点完全相接，以实现可靠的PN结隔离；

五.在外延层4上首先进行深N+区光刻，然后进行深磷注入，再进行磷推进，形成深N+区，该深入区与N型埋层相接，形成了VDMOS的漏区引出5V和NPN管的集电区引出5N；

六.在外延层4上制作P阱区，即先进行P阱光刻，然后进行P阱硼注入，再根据要求推阱，P型阱6推进后与上扩的P型埋层相接形成P型隔离墙，该P型阱6形成P型隔离墙的上隔离区，该上扩的P型埋层形成隔离墙的下隔离区；所述P型隔离墙与外延层又形成了有效的PN节隔离，把外延层分成一个个外延岛，在外延岛上制做各个器件；同时，P阱的注入形成了CMOS管的P型阱区6C；

七.在外延层4上用一次掩模刻蚀有源区，即用负胶光刻，将非有源区的薄氧化层腐蚀掉，保留薄氧化层形成各器件的有源区；

八.在外延层4上制作P型场区，即首先进行P场光刻，然后进行P场硼注入，形成了LDMOS管的源区漂移区7S与漏区漂移区7D，同时也作为防止场开启的P场；

九.在外延层4上制作N型场区8，即首先进行N场光刻，然后进行N场磷注入，该场区用来防止场开启；

十.在外延层4表面进行场氧化，用LOCOS工艺生长一层厚度为10000埃的场氧化层9；

十一.用硼注入对CMOS器件的阈值电压进行调整；

十二.在外延层4表面进行栅氧化，生长厚度为600埃的栅氧化层10；

十三.在外延层4表面淀积厚度为800埃的多晶硅，并进行光刻，形成CMOS管的多晶硅栅11CG、LDMOS管的多晶硅栅11LG与多晶硅的场板11LF、VDMOS管的多晶硅栅11VG与多晶硅的场板11VF及外围的多晶硅栅11GW，以及形成多晶硅连线；该VDMOS管的栅电极形成是：在光刻时去掉多晶硅的多余部分，保留相邻体区之间的部分及四周外围的多晶硅；且该VDMOS将外围多晶硅栅11GW的延伸作为场板11GF；

十四.在外延层4表面制作P型体区，即首先进行P型体区的光刻，然后进行硼注入，再进行硼推进，形成VDMOS体沟道区12V和LDMOS漏区的扩散保护环12L，同时也形成NPN管的基区12N；对于VDMOS管，P型体区将以栅为自对准，该体区以方形阵列形式排列，间距相等；

十五.在外延层4表面制作N+区，即首先进行N+区的光刻，然后进行N+磷注入，形成VDMOS的源区方形N+环13S及漏区接触区13D、LDMOS的源区的N+接触区13L、低压CMOS中的NMOS管的源漏区13C和NPN管发射区13NE及集电区的接触区13NC；

十六.在外延层4表面制作P+区，即首先进行P+区光刻，然后进行P+硼注入，形成了LDMOS管源漏区的P+区14L、VDMOS的源区的P+接触区14V、低压CMOS管中的PMOS管的源漏区14C和NPN管的基区接触区14N；

十七.进行离子注入退火，即在氮气气氛下退火，将多晶硅、VDMOS管、LDMOS管和CMOS管源漏区注入的杂质离子激活，并将源漏结推进；

十八.在外延层4表面依次进行：淀积SiO2→淀积硼磷硅玻璃→光刻接触孔→回流硼磷硅玻璃作表面平坦化处理→淀积厚度为600埃的铝→光刻铝形成连接→淀积层间电介质磷硅玻璃→光刻通孔→淀积第二层金属，即淀积厚度为10000埃的铝→刻蚀形成连接→钝化层氮化硅淀积→压焊孔光刻→压焊孔腐蚀→最后进行合金。

以上光刻的步骤均采用常规的处理过程，即涂胶→加掩模板→曝光→显影→腐蚀。

用以上方法设计制造出的PDP寻址驱动电路能输出100V的高压和60mA的工作电流，逻辑电压为5伏；工作频率为20MHz；可以驱动96路等离子的显示驱动。

Claims

1.一种等离子体平板显示器选址驱动芯片制备方法，是将高压大功率LDMOS、VDMOS管与低压小信号NPN、CMOS管集成在一起，具体过程如下：

1).在衬底(1)上进行N型埋层(2)、P型埋层(3)淀积，分别形成各个器件的外延与衬底间的埋层和隔离墙的下隔离区，并在衬底表面生长外延层(4)；

2).在所述外延层上深磷注入形成N+深入区，将该深入区与N型埋层(2)相接，形成了VDMOS管的漏区引出(5V)和NPN管的集电区引出(5N)；之后，再进行P阱硼注入，并进行推阱，形成CMOS管的P型阱区(6C)及隔离墙的上隔离区(6)；之后，分别进行P场硼注入和N场磷注入，形成了LDMOS管的漏区漂移区(7D)与源区漂移区(7S)；

3).对完成上述1～2步操作后的外延层表面进行场氧化，并对CMOS器件的阈值电压进行调整；接着再进行栅氧化；之后，进行多晶硅的淀积与光刻，分别形成CMOS管的多晶硅栅(11CG)与LDMOS管的多晶硅栅(11LG)、VDMOS管的多晶硅栅(11VG)与外围多晶硅栅(11GW)，以及分别形成LDMOS管多晶硅的场板(11LF)、VDMOS管多晶硅的场板(11VF)及外围多晶硅栅(11GW)延伸部分形成的场板(11GF)、多晶硅连线；

4).对完成上述1～3步操作后的外延层表面进行硼注入，形成NPN管的基区(12N)和VDMOS管的体区(12V)，同时形成LDMOS管漏区的扩散保护环(12L)；之后，进行N+磷注入，形成VDMOS管的漏区接触(13D)与源区(13S)、低压CMOS中的NMOS管的源漏区(13C)、NPN管的集电区接触(13NC)和发射区(13NE)；之后，再进行P+硼注入，分别形成了LDMOS管的源漏区接触(14L)、低压CMOS中的PMOS管的源漏区(14C)、NPN管的基区接触(14N)；

5).对完成上述1～4步操作后的外延层表面进行离子注入退火，将多晶硅、VDMOS管、LDMOS管和CMOS管源漏区注入的杂质离子激活，并将源漏结推进后，进行后期处理，完成整个集成器件的制作。

2.根据权利要求1所述的等离子体平板显示器选址驱动芯片制备方法，其中步骤5所述的后期处理，按如下过程进行：

淀积SiO2→淀积硼磷硅玻璃→光刻接触孔→回流硼磷硅玻璃进行表面平坦化处理→淀积第一层铝，并刻蚀形成连接→淀积层间电介质→光刻通孔→淀积第二层铝，并光刻形成连接→钝化层的淀积→钝化层开孔形成压焊点→合金。

3.根据权利要求1所述的等离子体平板显示器选址驱动芯片制备方法，其中步骤1中所述的外延层，通过PN节隔离分成多个外延岛，在各外延岛上制作各个器件，该PN节由P型隔离墙与外延层形成，所说的P型隔离墙是指在进行上述步骤中，P型埋层自动上扩与步骤2中的推阱后的P型阱相接形成的区域。

4.根据权利要求1所述的等离子体平板显示器选址驱动芯片制备方法，其中步骤3中所述的场氧化，是在LDMOS管、VDMOS管、NPN管、CMOS管周围的表面区域用LOCOS工艺生长一层厚度为10000埃的二氧化硅层；所述的栅氧化，是在外延层表面生长厚度为600埃的栅氧化层。

5.根据权利要求1所述的等离子体平板显示器选址驱动芯片制备方法，其中步骤3中所述的形成VDMOS管的多晶硅栅与外围多晶硅栅，是将淀积的多晶硅的多余部分去掉，保留相邻体区之间的部分及四周外围的多晶硅，并将外围多晶硅栅的延伸作为场板。

6.根据权利要求1所述的等离子体平板显示器选址驱动芯片制备方法，其中步骤3中所述VDMOS管体区，是以栅为自对准，以方形阵列形式排列，间距相等。