CN1670929A - 制造晶体管的方法 - Google Patents
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Abstract
本发明提供了一种形成晶体管的方法，包括：形成包括沟道区上方的第一栅的层叠结构；去掉所说层叠结构在所说沟道区下方的部分；在所说沟道区下方形成第二栅，其中所说第一栅和所说第二栅彼此电气分离。
Description
本申请是申请号为0117935.x、申请日为2001年5月14日、发明名称为“具有分离栅的自对准双栅金属氧化物半导体场效应晶体管”的中国专利申请的分案申请。
技术领域
本发明一般涉及具有电气分离的顶栅和底栅的自对准双栅金属氧化物半导体(DG-MOSFET)。另外，本发明中，顶栅和底栅可以由不同材料形成。
背景技术
双栅金属氧化物半导体场效应晶体管(DG-MOSFET)是一种具有控制沟道中的载流子的顶栅和底栅的MOSFET。双栅MOSFET具有优于常规单栅MOSFET的几个优点：较高的跨导，低寄生电容，避免掺杂剂波动效应，具有优异的短沟道特性。另外，可以得到沟道长度低达20nm且沟道区中不必掺杂的良好短沟道特性。于是可以防止隧穿、掺杂剂量子化、及与沟道掺杂有关的杂质散射问题。
常规系统试图使具有顶栅和底栅的双栅结构与沟道区自对准。然而，仍没有实现这种自对准结构的令人满意的方法。先前的努力一般集中在以下几方面。第一方面包括将硅(Si)腐蚀成立柱结构并在其周围淀积栅(垂直场效应晶体管(FET))。第二方面是将绝缘体上的硅膜腐蚀成细棒形，使源/漏接触位于棒的两端，并在该细Si棒的所有三个表面上淀积栅材料。另一种方式是制造常规的单栅MOSFET，然后利用键合-深腐蚀技术，形成第二栅。第四种常规方法起始于薄SOI膜，然后通过腐蚀掩模氧化物在其下构图和挖隧道，从而形成悬空的Si桥。然后，该方法在悬空的Si桥周围淀积栅材料。
上述所有方法都存在严重缺陷。例如，第一和第二种方法需要厚度为10nm的垂直立柱或Si棒，但难以在很好控制厚度的条件下达到这种尺寸，难以防止反应离子刻蚀(RIE)损伤。同时，在垂直(第一种方法)情况下，难以实现与掩埋在立柱下的源/漏端子的低串联电阻接触。在后一种(第二种方法)情况下，器件宽度受到Si棒高度的限制。在第三种情况下，厚度控制和顶/底栅自对准是主要问题。在第四种情况下，对栅长的控制很差，两个栅是电连接的，并必须由相同材料形成。
由K.K.Chan，G.M.Cohen，Y.Taut，H.S.P.Wong于1999年3月19日申请的、题为“Self-Aligned Double-Gate MOSFET by SelectiveEpitaxy and Silicon Wafer Bonding Techniques”的09/272297号共同待审申请(以下称为Chan)，采用了一种制造具有与沟道区自对准的顶栅和底栅的双栅MOSFET结构的方法，这里引入该文献作参考。该方法克服了大部分上述问题。但，顶栅和底栅仍然物理连接。这是由于只在一个工艺步骤中淀积栅材料作为“全围沟道(all-around the channel)”栅的缘故。
因为以下原因某些应用中不希望这样。首先，从电路设计的观点出发，两个电分离的栅较好。第二，底栅和顶栅基本上由相同材料构成，所以只能制造对称的DG-MOSFET。无法实现底栅材料与顶栅不同的不对称DG-MOSFET。
Chan披露了通过形成悬空硅桥(沟道)，然后围绕它保形地淀积栅材料，从而形成“全围沟道”栅的方法。为实现良好的阈值电压控制，沟道厚度应薄至3-5nm。还不清楚这种薄桥能否以足够高的成品率进行加工。所以，会造成对Chan所提出方法的限制。
所以，需要能够通过分别淀积顶栅和底栅形成的自对准DG-MOSFET。这种结构将产生许多优点。例如，分别形成各个栅，可以使各个栅电分离；可以以不同材料和不同厚度制造各栅，可以提供平面化的、容易连接器件的结构。此外，能够形成非常薄沟道的DG-MOSFET也是所需要的。
发明内容
因此，本发明的目的是提供一种双栅集成电路结构及其制造方法，所说方法包括：形成具有沟道层和在沟道层每一侧上的第一绝缘层的层叠结构；在层叠结构上形成开口；在开口中形成漏和源；去掉层叠结构的某些部分，使沟道层的第一部分露出；在沟道层上形成第一栅介质层；在第一栅介质层上形成第一栅极；去掉层叠结构的某些部分，使沟道层的第二部分露出；在沟道层上形成第二栅介质层；在第二栅介质层上形成第二栅极；利用自对准离子注入，掺杂漏区和源区，其中第一栅极和第二栅极是分别形成的。
本发明提供一种晶体管，包括：沟道区；所说沟道区顶部上的第一栅；所说沟道区下方的第二栅；以及与所说沟道区相邻的源区和漏区；其中，所说沟道区包括延伸进入所说源区和漏区的延伸部分。
本发明提供了一种晶体管，包括：沟道区；所说沟道区顶部上的第一栅；所说沟道区下方的第二栅；以及与所说沟道区相邻的源区和漏区；其中，所说沟道区包括延伸进入所说源区和漏区的延伸部分，其中所说第一栅具有不同于所说第二栅的材料。
本发明提供了一种具有至少一个晶体管的半导体芯片，所说晶体管包括：沟道区；所说沟道区顶部上的第一栅；所说沟道区下方的第二栅；以及与所说沟道区相邻的源区和漏区；其中，所说源区和漏区与所说第一栅和第二栅自对准，所说源区和漏区与所说第一栅和第二栅相互不重叠；并且其中，所说沟道区包括延伸进入所说源区和漏区的延伸部分，其中所说第一栅具有不同于所说第二栅的材料。
本发明提供了一种形成晶体管的方法，包括：形成包括沟道区上方的第一栅的层叠结构；去掉所说层叠结构在所说沟道区下方的部分；在所说沟道区下方形成第二栅，其中所说第一栅和所说第二栅彼此电气分离。
本发明提供了一种制造双栅晶体管的方法，包括：形成具有沟道层和在所说沟道层的每侧上的绝缘层的层叠结构；在所说层叠结构中形成开口；在所说开口中形成漏区和源区；去掉所说层叠结构在所说沟道层一侧的绝缘层，使所说沟道层的第一部分露出；在所说沟道层上形成第一栅介质层；在所说第一栅介质层上形成第一栅极；去掉所说层叠结构在所说沟道层另一侧的绝缘层，使所说沟道层的第二部分露出；在所说沟道层上形成第二栅介质层；在所说第二栅介质层上形成第二栅极；掺杂所说漏区和源区，其中所说第一栅极和所说第二栅极彼此分别形成。
栅介质一般由SiO2构成，但也可以由其它介质材料形成。另外，与顶栅有关的栅介质不同于与底栅有关的栅介质。于是可以由不同厚度和不同材料构成栅介质。
附图说明
从以下结合附图对本发明优选实施例的详细介绍中，可以更好地理解本发明的上述和其它目的、方案与优点，其中：
图1是展示用于制造膜叠层的一部分淀积和键合的示意图；
图2是展示用于制造膜叠层的一部分淀积和键合的示意图；
图3是展示用于制造膜叠层的一部分淀积和键合的示意图；
图4是展示用于制造膜叠层的一部分淀积和键合的示意图；
图5是展示用于制造膜叠层的一部分淀积和键合的示意图；
图6是展示用于制造膜叠层的一部分淀积和键合的示意图；
图7是沿图8中的线L-L取的剖面示意图；
图8是根据本发明制造的DG-MOSFET的俯视示意图；
图9是沿L-L线取的图10的剖面示意图；
图10是根据本发明制造的DG-MOSFET的俯视示意图，展示通过外延将SOI沟道延伸到源和漏区中的情况；
图11是展示侧壁垫的示意图；
图12是展示用源/漏材料填充源和漏沟槽及随后利用CMP平面化的示图；
图13是展示源和漏凹部的示图；
图14是展示填充有介质材料的源和漏凹下区的示图；
图15是展示上部氮化膜腐蚀情况的示图；
图16是展示侧壁形成情况的示图；
图17是展示生长了顶栅介质后的结构的示图；
图18是展示淀积了顶栅材料并通过CMP平面化后的结构的示图；
图19是展示具有用于限定器件台面的氮化物硬掩模的结构的示图；
图20是沿线L-L取的图19的剖面图；
图21是展示台面腐蚀后沿线L-L线的结构的示图；
图22是展示台面腐蚀后沿线W-W线的结构的示图；
图23是展示沿线L-L的侧壁的示图；
图24是展示沿线W-W的侧壁的示图；
图25是展示将台面连续腐蚀成盒状后沿L-L的结构的示图；
图26是展示将台面连续腐蚀成盒状后沿L-L的结构的示图；
图27是展示沿线L-L的结构及通过氧化隔离暴露的源和漏侧壁的情况的示图；
图28是展示沿线W-W的结构及通过氧化隔离暴露的源和漏侧壁的情况的示图；
图29是展示通过湿法腐蚀去除了底部氮化膜后沿线L-L的结构的示图；
图30是展示通过湿法腐蚀去除了底部氮化膜后沿线W-W的结构的示图；
图31是展示底栅介质生长后、底栅材料淀积后、及其通过CMP平面化后沿线L-L的结构的示图；
图32是展示底栅介质生长后、底栅材料淀积后、及其通过CMP平面化后沿线W-W的结构的示图；
图33是展示去除了源漏凹下区域中的介质，并形成了侧壁后沿线L-L的结构的示图；
图34是展示去除了源漏凹下区域中的介质，并形成了侧壁后沿线W-W的结构的示图；
图35是沿线L-L展示自对准源/漏注入情况的示图；
图36是沿线L-L展示自对准硅化物形成情况的示图；
图37是沿线L-L展示自对准硅化物形成情况的示图。
图38是沿线L-L展示用介质材料填充凹下的源和漏区的情况的示图；
图39是展示用于腐蚀过量底栅材料的氮化物硬掩模的俯视图和沿线L-L的剖面图；
图40是展示用于腐蚀过量底栅材料的氮化物硬掩模的沿线W-W的俯视图；
图41是沿线L-L展示利用介质淀积和CMP钝化和平面化器件的情况的示图；
图42是沿线W-W展示利用介质淀积和CMP钝化和平面化器件的情况的示图；
图43是沿线L-L展示利用介质淀积和CMP钝化和平面化器件的情况的示图；
图44是沿线W-W展示利用介质淀积和CMP钝化和平面化器件的情况的示图；
图45是展示用于接触器件源、漏及顶栅和底栅的接触孔(通路)开口的示图；
图46是展示用于接触器件源、漏及顶栅和底栅的接触孔(通路)开口的示图；
图47是展示用于接触器件源、漏及顶栅和底栅的接触孔(通路)开口和金属的示图；
图48是沿线W-W展示局部完成的本发明结构的示图；
图49是本发明结构的俯视图。
具体实施方式
下面介绍本发明的具有电分离的顶栅和底栅的自对准双栅金属氧化物半导体(DG-MOSFET)及其制造方法。并且，顶栅和底栅由不同材料构成。如图1-6所示，本发明从形成一系列层开始。首先，本发明在称为施主晶片的单晶片5A上形成薄二氧化硅1(例如厚约2nm)。第二，在二氧化硅层1上形成氮化硅层2(例如厚可以约为100nm)。第三，在氮化层2上形成厚二氧化硅层3(例如厚约400nm)。第四，将该结晶晶片键合到支撑晶片4上。该键合利用硼腐蚀停止、灵活的切割(smartcut)等标准的硅晶片键合技术和所属领域技术人员公知的其它技术实施(关于键合技术的具体讨论，参见Jean-Pierre Colinge的Silicon-On-Isulator Technology，2nd EdKluwer Academic Publishers，1997，这里引入作参考)。然后，将SOI层5形成为MOSFET沟道希望的厚度。例如，如果采用灵活的切割技术，将薄Si层从施主晶片5A表面上转移到支撑晶片4上。转移的Si层一般键合到例如SiO2等绝缘膜上，因此称作绝缘体上硅(SOI)。转移SOI膜的厚度由作为灵活切割技术的一部分的氢注入的深度决定。一旦SOI膜转移到支撑晶片4上，便可以通过氧化和剥离进一步减薄之。SOI膜厚一般利用椭球测量仪或X射线衍射技术监测(见G.M.Cohent等人，Applied Physics Lrtters，75(6)，p.787，8月1999，这里入引作参考)。
然后，在SOI层5上形成薄二氧化硅层6(约2nm)。然后在二氧化硅层6上形成厚氮化硅层7(例如约150nm)。
完成第一系列层后，本发明将两个区8腐蚀成层叠膜。如图7-8所示，腐蚀停止(或其它类似的控制结构)的位置在掩埋氧化物(BOX)3中的某一距离。两个区之间的距离将变成所制造的MOSFET栅的长度(Lg)。
为了清楚起见，本公开沿不同剖面线展示本发明的结构和方法。例如，图7，9，11-18，20，21，23，25，27，29，31，33-38，40，41，43，45和47是沿线L-L切割图8和9中所示结构俯视图的示图。
本发明接着开始一系列步骤再成形被腐蚀区。首先，如图9和10所示，从单晶SOI 5沟道选择性生长外延硅(epi)延伸9。外延延伸9延伸到被腐蚀区8，并在被腐蚀区的整个周边生长。外延延伸9的尺寸较好是约50nm。该延伸也可以通过生长例如SiGe、SiGeC等其它合金或所属领域技术人员公知的其它合适材料实现。
然后，本发明在被腐蚀区8的侧壁上形成侧壁垫10，如图11所示。这一步骤通过在整个结构上淀积介质(图中未包括)实现。该介质的厚度决定着所得衬垫10的厚度。该介质也可以是一种复合体(例如顺序淀积氧化层和氮化层)，以提供腐蚀选择性。在优选实施例中，采用反应离子刻蚀形成侧壁垫10。另外，进行各向同性腐蚀(反应离子刻蚀或湿法化学腐蚀)，去掉SOI沟道的露出的硅延伸上的残留衬垫介质。
然后，如图12所示，本发明形成源/漏区11。这一步骤通过首先在腐蚀区8中淀积非晶硅或多晶硅11实现。如图12所示，淀积非晶硅，直到非晶硅的高度高于氮化物7的上表面。第二，采用化学机械抛光(CMP)平面化该上表面。CMP艺主要去除非晶Si，并对氮化物7具有选择性。然后，如图13所示，采用反应离子刻蚀在源/漏区11中形成凹部12。最后，如图14所示，在凹下区12淀积介质13(例如氧化物)，使该介质与凹下区12完全一致。然后，通过CMP平面化该介质。
另外，本发明再成形结构的上部，如图15所示。首先，通过湿法化学腐蚀(例如热磷酸)去除上部的氮化物7。第二，如图16所示，形成侧壁14。该侧壁是通过以下步骤得到的，在整个结构上保形地淀积介质，然后腐蚀介质形成侧壁。该介质的厚度决定着侧壁14的厚度。第三，湿法化学腐蚀(例如氢氟酸)去除上部的牺牲基层氧化物6。然后，在SOI沟道5的上表面上，生长顶栅介质15，如图17所示。保形地淀积顶栅材料16(例如掺杂的多晶硅或钨)，从而形成栅极，如图18所示。最后，化学机械抛光平面化上表面。CMP工艺利用对氮化物7具有选择性的浆料主要去除了顶栅材料。然后，在结构上设置台面硬掩模17，如图19和20所示。台面硬掩模由较好是厚100nm并且随后被构图的淀积氮化膜构成。图22，24，26，28，30，32，42，44，46和48都是沿图19所示线W-W取的剖面图。
更具体说，本发明利用台面硬掩模17隔离各器件。该结构的构图方法如下：(1)反应腐蚀刻蚀(RIE)穿过SOI膜，停止在氮化膜，如图21和22所示；(2)在整个结构上，保形地淀积例如厚较好是75nm的低温氧化物(LTO)等介质，然后腐蚀该介质形成侧壁18，如图23和24所示；(3)通过腐蚀到BOX 3中一定距离，完成台面腐蚀，如图25和26所示。该工艺期间，底部氮化物2的侧壁也露出。
如图27和28所示，本发明生长热氧化物19用于隔离露出的源和漏侧壁。然后，如图29和30所示，湿法化学腐蚀(例如热磷酸)去掉底部氮化物2和上部氮化物硬掩模17。去除底部氮化物2的结果是在宽度方向沿器件形成隧道20，沿长度方向形成悬空桥。另外，湿法化学腐蚀(例如氢氟酸)去除底部牺牲基层氧化物1。
然后，如图31和32所示，本发明形成底栅22。底栅22的形成方法如下。首先，在SOI沟道5的下表面上形成底栅介质21。保形地淀积底栅材料22(例如掺杂的多晶硅，钨等)，形成底栅。然后，CMP平面化上表面。CMP工艺主要去除了底栅材料，该CMP对LTO具有选择性。
如图33所示，腐蚀源/漏帽盖介质LTO 13。在整个结构上保形地淀积介质，形成侧壁23，如图34所示。再说一次，该介质的厚度决定了所得衬垫的厚度。然后腐蚀该介质，形成最后的侧壁结构23。
然后，采用自对准离子注入24，掺杂源/漏区11，从而重掺杂硅11，如图35所示。为掩蔽SOI沟道区与离子注入，顶多晶硅栅16用作自对准注入掩模。侧壁垫23使源/漏注入偏移沟道区。该注入后是快速热退火，用于激活掺杂剂。
然后，进行自对准硅化工艺，在源/漏和栅11上形成硅化物26，如图37所示，该步骤可利用所属领域技术人员公知任何标准工艺进行。例如，在硅化物的制备中，在整个结构上保形地淀积例如钴(Co)或钛(Ti)等金属，如图36所示，然后加热该结构。淀积硅化物后，在硅化物上保形地淀积例如LTO等介质，形成LTO帽盖27，如图38所示。之后是CMP平面化上表面。CMP工艺主要去除介质材料27，对硅化物26和/或栅材料16和22具有选择性。
由于CMP工艺的有限选择性，会去掉一些或全部栅硅化物26。这种情况下，可以重复自对准硅化工艺，形成新的栅硅化物。然后，完成底栅22。首先，淀积较好约100nm的氮化物或LTO膜27，然后光刻构图，形成限定底栅区28的硬掩模，如图39的俯视图和图40中沿线L-L的剖面图所示。第二，腐蚀过量的底栅材料向下到达BOX 3，淀积厚钝化介质29，如图41和42所示。再利用CMP平面化上表面。CMP工艺主要去除介质材料29，该CMP选择性地不去除氮化物硬掩模28。然后淀积第二钝化介质30，如图43和44所示。
然后，在源和漏11上形成接触孔31，并利用光刻构图和腐蚀，在两个栅16，22上腐蚀接触孔32，如图45和46所示。然后淀积金属33，并构图形成与源、漏及底栅和顶栅的电接触，如图47和48所示。如果栅长非常短，则施加两层金属，以便对于顶栅接触来说采用更宽松的设计规则。图49是已完成结构的俯视图。本发明的特定改进可以实现优于现有技术的许多优点。首先，本发明在两个不同的步骤中淀积顶栅和底栅，形成了电分离的顶栅和底栅，这样一来产生了许多优点。例如，底栅可用于控制阈值电压，从而允许用于低功率应用的混合阈值电压(Vt)电路。
这种结构还能够增大电路密度。在各个栅电分离时，双栅MOSFET是具有两个输入栅的四端器件。所以，一个器件便可用于实现二进制逻辑运算，例如NOR(nFET)或NAND(pFET)单元。这些二进制逻辑功能的实现一般需要每个单元有两个标准MOSFET。这种电路密度的增大还可应于模拟电路，例如，通过在一个栅上加振荡电压，在另一个栅上加信号(数据)电压，可以实现混合器。
由于本发明分别生长顶栅和底栅及各自的栅介质，所以各个栅及栅介质可由不同材料构成，具有不同厚度。另外，可以在每个栅中引入不同的掺杂浓度和掺杂元素。所以，可以形成不对称栅。不对称双栅MOSFET对于使各个栅一起实现速度和两栅分别用于实现低功率和高密度的混合应用来说最有利，例如应用于静态随机存取存储器(SRAM)。
另外，本发明提供一种平面结构，更容易连接器件。可以要求具有约3-5nm厚的非常薄沟道的器件，以实现良好的阈值电压特性。制造具有薄层的悬空硅桥可能会降低总成品率。本发明支持具有厚层22的沟道。所以本发明可以制造具有非常薄沟道的器件，并可使这种器件实现良好的阈值电压特性，本发明还利用了降低串联电阻的自对准硅化工艺。
尽管结合优选实施例介绍了本发明，但所属领域的技术人员应认识到，可以利用所附权利要求书精神和范围内的改进方式实施本发明。
Claims (23)
1、一种形成晶体管的方法，包括：
形成包括沟道区上方的第一栅的层叠结构；
去掉所说层叠结构在所说沟道区下方的部分；
在所说沟道区下方形成第二栅，
其中所说第一栅和所说第二栅彼此电气分离。
2、如权利要求1的形成晶体管的方法，其中所说第一栅在所说去除工艺期间支撑所说沟道区。
3、如权利要求1的形成晶体管的方法，其中所说第一栅具有不同于所说第二栅的掺杂浓度。
4、如权利要求1的形成晶体管的方法，还包括在所说第一栅和所说第二栅中掺不同的掺杂物质。
5、如权利要求1的形成晶体管的方法，还包括在所说第一栅下方形成第一栅介质，在所说第二栅上方形成第二栅介质。
6、如权利要求4的形成晶体管的方法，其中所说第一栅介质具有不同于所说第二栅介质的材料。
7、如权利要求4的形成晶体管的方法，其中所说第一栅介质具有不同于所说第二栅介质的厚度。
8、如权利要求1的形成晶体管的方法，还包括在所说第一栅下方形成第一栅氧化物，在所说第二栅上方形成第二栅氧化物。
9、如权利要求1的形成晶体管的方法，其中所说第一栅具有第一导电接触，所说第二栅具有第二导电接触，所说第一导电接触和所说第二导电接触共面。
10、如权利要求1的形成晶体管的方法，其中所说第一栅具有不同于所说第二栅的材料。
11、如权利要求1的形成晶体管的方法，其中所说第一栅具有不同于所说第二栅的厚度。
12、如权利要求1的形成晶体管的方法，其中所说第一栅、所说第二栅和所说沟道区形成平面化结构。
13、一种制造双栅晶体管的方法，包括：
形成具有沟道层和在所说沟道层的每侧上的绝缘层的层叠结构；
在所说层叠结构中形成开口；
在所说开口中形成漏区和源区；
去掉所说层叠结构在所说沟道层一侧的绝缘层，使所说沟道层的第一部分露出；
在所说沟道层上形成第一栅介质层；
在所说第一栅介质层上形成第一栅极；
去掉所说层叠结构在所说沟道层另一侧的绝缘层，使所说沟道层的第二部分露出；
在所说沟道层上形成第二栅介质层；
在所说第二栅介质层上形成第二栅极；
掺杂所说漏区和源区，
其中所说第一栅极和所说第二栅极彼此分别形成。
14、如权利要求13的方法，其中所说第一栅极和第二栅极是电分离的。
15、如权利要求13的方法，其中所说漏区和源区的所说掺杂包括自对准离子注入。
16、如权利要求13的方法，其中所说方法还包括形成所说第一栅极，使之厚度大于所说第二栅极的厚度。
17、如权利要求13的方法，其中所说方法还包括形成所说第一栅极，使之具有大于所说第二栅极的宽度。
18、如权利要求13的方法，其中所说方法还包括形成所说第一栅介质，使之具有大于所说第二栅介质的宽度。
19、如权利要求13的方法，还包括由第一材料形成所说第一栅极，由第二材料形成所说第二栅极。
20、如权利要求13的方法，还包括由第一材料形成所说第一栅介质，由第二材料形成所说第二栅介质。
21、如权利要求13的方法，其中去除部分所说层叠结构、使所说沟道层的第二部分露出的所说步骤，在所说层叠结构中形成隧道，以便在随后的步骤中形成第二栅极。
22、如权利要求13的方法，其中所说第一栅介质包括不同于所说第二栅介质的材料。
23、如权利要求13的方法，其中所说第一栅介质具有不同于所说第二栅介质的厚度。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
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Effective date of registration: 20171121 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171121 Address after: American New York Patentee after: Core USA second LLC Address before: American New York Patentee before: International Business Machines Corp. |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20071219 Termination date: 20190514 |