DE10119411B4 - Selbstausrichtender Double-Gate-Mosfet mit separaten Gates und ein Verfahren zu dessen Herstellung - Google Patents

Selbstausrichtender Double-Gate-Mosfet mit separaten Gates und ein Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE10119411B4
DE10119411B4 DE10119411.0A DE10119411A DE10119411B4 DE 10119411 B4 DE10119411 B4 DE 10119411B4 DE 10119411 A DE10119411 A DE 10119411A DE 10119411 B4 DE10119411 B4 DE 10119411B4
Authority
DE
Germany
Prior art keywords
gate
gate electrode
channel layer
dielectric
double
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10119411.0A
Other languages
English (en)
Other versions
DE10119411A1 (de
Inventor
Guy Cohen
Hon-Sum Philip Wong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/612,260 external-priority patent/US6982460B1/en
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE10119411A1 publication Critical patent/DE10119411A1/de
Application granted granted Critical
Publication of DE10119411B4 publication Critical patent/DE10119411B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

Ein Verfahren, um einen Double-Gate-Transistor herzustellen, wobei – eine laminierte Struktur mit einer Kanalschicht (5) und mit Isolierschichten (1, 2, 3, 6, 7) auf jeder Seite der Kanalschicht (5) gebildet wird; – Öffnungen (8) in der laminierten Struktur gebildet werden; – Drain- und Source-Bereiche (11) in den Öffnungen (8) gebildet werden; – Teile (6, 7) der Isolierschichten (1, 2, 3, 6, 7) über der Kanalschicht (5) entfernt werden, um den ersten Teil einer exponierten Kanalschicht (5) zurückzulassen, wobei – ein erstes Gate-Dielektrikum (15) auf der Kanalschicht (5) gebildet wird; – eine erste Gate-Elektrode (16) auf dem ersten Gate-Dielektrikum (15) gebildet wird; – die Teile (1, 2) der Isolierschichten (1, 2, 3, 6, 7) unter der Kanalschicht (5) und zwischen den beidseits der Kanalschicht (5) angeordneten Drain- und Source-Bereichen (11) entfernt werden, um den zweiten Teil einer exponierten Kanalschicht (5) zurückzulassen, so dass zwischen der Kanalschicht (5) und einer unteren Schicht (3) der Isolierschichten (1, 2, 3, 6, 7) ein Tunnel (20) gebildet wird; – wobei ein zweites Gate-Dielektrikum (21) auf dem zweiten Teil der exponierten Kanalschicht (5) gebildet wird; – eine zweite Gate-Elektrode (22) auf dem zweiten Gate-Dielektrikum (21) gebildet wird; – die Drain- und Source-Bereiche (11) dotiert werden, wobei die erste Gate-Elektrode (16) und die zweite Gate-Elektrode (22) unabhängig voneinander gebildet werden.

Description

  • HINTERGRUND DER ERFINDUNG
  • Bereich der Erfindung
  • Die vorliegende Erfindung bezieht sich im allgemeinen auf einen selbstausrichtenden Double-Gate-Metalloxidhalbleiter (Metal Oxide Semiconductor (DG-MOSFET)) mit elektrisch getrennten oberen und unteren Gates. Gemäß der Erfindung können die oberen und unteren Gates aus verschiedenen Materialien sein.
  • Beschreibung der verwandten Technik
  • Der Double-Gate-MOS-Feldeffekttransistor (DG-MOSFET) ist ein MOSFET mit einem oberen und unteren Gate, die die Träger im Kanal steuern. Der Double-Gate-MOSFET bietet gegenüber einem konventionellen Single-Gate-MOSFET verschiedene Vorteile: einen höheren Übertragungsleitwert, eine geringere parasitäre Kapazität, die Vermeidung von Auswirkungen durch Dotiermittelschwankungen und verbesserte Kurzkanaleigenschaften. Außerdem werden gute Kurzkanaleigenschaften in Kanälen erreicht, die kürzer als 20 nm sind, wobei im Kanalbereich kein Dotiermittel erforderlich ist. Dadurch werden die Tunnelungunterbrechungs-(tunneling break-down), die Dotiermittelquantisierungs- und Störstellenprobleme (impurity scattering), die mit der Kanaldotierung verbunden sind, gelöst.
  • Bei konventionellen Systemen wurde versucht, eine Double-Gate-Struktur bereitzustellen, die sowohl obere als auch untere Gates enthält und sich im Kanalbereich selbst ausrichtet. Dies ist jedoch kein zufriedenstellendes Verfahren, um die selbstausrichtende Struktur zu erreichen. Frühere Bemühungen können im allgemeinen in die folgenden Kategorien unterteilt werden.
  • Die erste Kategorie enthält das Ätzen von Silizium (Si) in einer Säulenstruktur und das Beschichten von Gates innerhalb der Säulenstruktur (vertikaler Feldeffekttransistor (FET)). Bei der zweiten Kategorie wird ein Silizium-auf-Isolator-Film (SOI) in einem dünnen Stab geätzt; die Source-/Drain-Kontakte werden an beiden Enden des Stabs hergestellt und das Gate-Material wird auf allen drei Flächen des dünnen Si-Stabs aufgetragen. Bei einem anderen Verfahren wird ein konventioneller Single-Gate-MOSFET hergestellt. Anschließend werden Bond-and-Etch-Back-Techniken benutzt, um das zweite Gate zu bilden. Ein viertes konventionelles Verfahren beginnt mit einem dünnen SOI-Film, wobei ein Streifen strukturiert und unter dem Streifen ein Tunnel angelegt wird, und das vergrabene Oxid geätzt wird, um eine freischwebende Si-Brücke zu bilden. Bei diesem Verfahren wird das Gate-Material anschließend auf die komplette freischwebende Si-Brücke aufgetragen.
  • Die obengenannten Verfahren sind mit einer Reihe von Nachteilen verbunden. Bei dem ersten und zweiten Verfahren muß beispielsweise eine vertikale Säule oder ein Si-Stab mit einer Dicke von 10 nm gebildet werden, und es ist schwierig, dieses Maß mit einer guten Dickensteuerung zu erreichen und Schäden durch reaktives Ionenätzen (RIE) zu verhindern. Im Fall der vertikalen Säule (erster Fall) ist es trotzdem schwierig, einen niedrigen Reihenwiderstandskontakt zu dem unter der Säule vergrabenen Source-/Drain-Anschluß herzustellen. Im Fall der lateralen Ausführung (zweiter Fall) ist die Elementbreite durch die Höhe des Si-Stabs begrenzt. Im dritten Fall gehören Dickensteuerung und Selbstausrichtung des oberen/unteren Gates zu den größten Problemen. Im vierten Fall ist die Steuerung über die Gate-Länge schlecht, und die beiden Gates sind elektrisch miteinander verbunden und müssen aus demselben Material sein.
  • Eine gleichzeitig anhängige Patentanmeldung von K. K. Chan, G. M. Cohen, Y. Taut, H. S. P. Wong mit dem Titel ”Self-Aligned Double-Gate MOSFET by Selective Epitaxy and Silicon Wafer Bonding Techniques”, 09/272,297, die am 19. März 1999 angemeldet wurde (nachstehend ”Chan” genannt) und auf die hier Bezug genommen wird, benutzt ein Verfahren zur Herstellung einer Double-Gate-MOSFET-Struktur mit sowohl oberem als auch unterem Gate, die im Kanalbereich. selbstausrichtend sind. Dieser Prozeß löst die meisten der oben angesprochenen Probleme. Oberes und unteres Gate sind noch mechanisch miteinander verbunden, da das Gate-Material in einem Verarbeitungsschritt als ”all-around the channel” Gate aufgetragen wird.
  • Dies kann in einigen Anwendungen aus folgenden Gründen nicht wünschenswert sein. Erstens im Hinblick auf die Schaltkreisauslegung, bei der zwei elektrisch getrennte Gates bevorzugt werden. Zweitens sind das untere und das obere Gate im wesentlichen aus demselben Material gefertigt, so daß nur ein symmetrischer DG-MOSFET hergestellt werden kann. Ein asymmetrischer DG-MOSFET, in dem das Material des unteren Gates anders ist als das des oberen Gates, kann nicht hergestellt werden.
  • Chan beschreibt die Bildung eines ”all-around the channel” Gates, bei der eine freischwebende Siliziumbrücke (Kanal) hergestellt wird, auf die anschließend das Gate-Material aufgetragen wird. Um eine gute Schwellspannungsregelung zu erreichen, sollte der Kanal auf 3–5 nm ausgedünnt werden. Es ist nicht klar, ob diese dünnen Brücken mit ausreichend hoher Ausbringung verarbeitet werden können. Dadurch kann es zu einer Einschränkung bei dem von Chan empfohlenen Prozeß kommen.
  • Aus der US 6 043 536 A ist ein MISFET mit einem Kanalbereich bekannt mit einem ersten Gate oben und einem zweiten Gate unten im Kanalbereich, wobei da erste und das zweite Gate elektrisch voneinander getrennt sind. Ein vergrabenes Oxid dient als unteres Gate-Dielektrikum des zweiten Gates, wobei das Oxid z. B. durch Implantation von Sauerstoffionen in einem SI-Wafer mit anschließendem Ausheilen gebildet wird. Alternativ dazu wird vorgeschlagen, zwei Si-Wafer mit ihren oxidierten Oberflächen zusammenzubonden. Die Source-Drainbereiche und der Kanalbereich werden dabei durch Ionenimplantation in einer auf dem vergrabenen Oxid angeordneten Si-Schicht hergestellt.
  • Aus der US 5 604 368 A ist ein Transistor bekannt, bei dem ein erstes und ein zweites Gate oberhalb und unterhalb einer Kanalschicht angeordnet ist. Der Drain-Source-Bereich und die Kanalschicht werden durch epitaktisch aufwachsendes Silizium gebildet, das in einem Fenster im vergrabenen Oxid auf dem Siliziumwafer aufwächst.
  • Zum Erzeugen des Gate-Dielektrikums und zum Abscheiden des Gatematerials wird unterhalb und unterhalb der Kanalschicht Material entfernt, so dass unterhalb der Kanalschicht ein Tunnel entsteht. Zur Bildung des Gate-Dielektrikums oberhalb und unterhalb der Kanalschicht wird eine thermisches Oxidation eingesetzt und anschließend das Gatematerial für das obere und das untere Gate abgeschieden.
  • Es besteht daher Bedarf an einem selbstausrichtenden DG-MOSFET, der entsteht, indem das obere und das untere Gate unabhängig voneinander beschichtet werden. Eine solche Struktur würde viele Vorteile bieten. So ermöglicht beispielsweise die unabhängige Bildung der Gates ihre elektrische Trennung, sie können aus unterschiedlichen Materialien und in unterschiedlicher Dicke hergestellt werden, und es kann eine Struktur bereitgestellt werden, die insgesamt flacher ist und einfacher an das Element angeschlossen werden kann. Es besteht außerdem Bedarf an einem DG-MOSFET, der die Bildung eines sehr dünnen Kanals ermöglicht.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist deshalb ein Gegenstand der vorliegenden Erfindung, eine Struktur und ein Verfahren bereitzustellen, um einen integrierten Schaltkreis mit Double-Gate herzustellen, wobei das Verfahren enthält:
    eine laminierte Struktur mit einer Kanalschicht und mit Isolierschichten auf jeder Seite der Kanalschicht gebildet wird; Öffnungen in der laminierten Struktur gebildet werden; Drain- und Source-Bereiche in den Öffnungen gebildet werden; Teile der Isolierschichten über der Kanalschicht entfernt werden, um den ersten Teil einer exponierten Kanalschicht zurückzulassen. Es ist dabei vorgesehen, dass ein erstes Gate-Dielektrikum auf der Kanalschicht gebildet wird; eine erste Gate-Elektrode auf dem ersten Gate-Dielektrikum gebildet wird; die Teile der Isolierschichten unter der Kanalschicht und zwischen den beidseits der Kanalschicht angeordneten Drain- und Source-Bereichen entfernt werden, um den zweiten Teil einer exponierten Kanalschicht zurückzulassen, so dass zwischen der Kanalschicht und einer unteren Schicht der Isolierschichten ein Tunnel gebildet wird; wobei ein zweites Gate-Dielektrikum auf dem zweiten Teil der exponierten Kanalschicht gebildet wird; eine zweite Gate-Elektrode auf dem zweiten Gate-Dielektrikum gebildet wird; und die Drain- und Source-Bereiche dotiert werden, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode unabhängig voneinander gebildet werden.
  • Das Gate-Dielektrikum besteht normalerweise aus SiO2, kann aber auch aus anderen dielektrischen Materialien hergestellt werden. Auch ist das zu dem oberen Gate gehörende Gate-Dielektrikum unabhängig von dem zum unteren Gate gehörenden Gate-Dielektrikum. Das Gate-Dielektrikum kann aus unterschiedlichen Materialien und in unterschiedlicher Dicke sein.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die vorstehenden Ausführungen und sonstigen Gegenstände, Aspekte und Vorteile werden anhand der folgenden detaillierten Beschreibung von einem bevorzugten Ausführungsbeispiel der Erfindung mit Bezug auf die Zeichnungen verständlicher, in denen
  • 1 ein schematisches Diagramm zeigt, in dem ein Teil der Beschichtungen und des Bondings abgebildet ist, die bei der Herstellung einer Folienschicht verwendet werden;
  • 2 ein schematisches Diagramm zeigt, in dem ein Teil der Beschichtungen und des Bondings abgebildet ist, die bei der Herstellung einer Folienschicht verwendet werden
  • 3 ein schematisches Diagramm zeigt, in dem ein Teil der Beschichtungen und des Bondings abgebildet ist, die bei der Herstellung einer Folienschicht verwendet werden;
  • 4 ein schematisches Diagramm zeigt, in dem ein Teil der Beschichtungen und des Bondings abgebildet ist, die bei der Herstellung einer Folienschicht verwendet werden;
  • 5 ein schematisches Diagramm zeigt, in dem ein Teil der Beschichtungen und des Bondings abgebildet ist, die bei der Herstellung einer Folienschicht verwendet werden;
  • 6 ein schematisches Diagramm zeigt, in dem ein Teil der Beschichtungen und des Bondings abgebildet ist, die bei der Herstellung einer Folienschicht verwendet werden;
  • 7 ein schematisches Diagramm ist, das einen Querschnitt entlang der Linie L-L in 8 zeigt;
  • 8 ein schematisches Diagramm ist, das eine Draufsicht vom DG-MOSFET zeigt, der gemäß dieser Erfindung hergestellt wird;
  • 9 ein schematisches Diagramm ist, das einen Querschnitt von 10 entlang der Linie L-L zeigt;
  • 10 ein schematisches Diagramm mit Draufsicht auf den DG-MOSFET zeigt, der gemäß dieser Erfindung hergestellt wurde und die Verlängerung des SOI-Kanals in die Source- und Drain-Bereiche durch die Epitaxie zeigt;
  • 11 ein schematisches Diagramm ist, das die Seitenwandabtrennung darstellt;
  • 12 ein schematisches Diagramm ist, das das Auffüllen der Source- und Drain-Gräben mit Source-/Drain-Material und seine anschließende Einebnung mittels CMP zeigt;
  • 13 ein schematisches Diagramm ist, das die Source- und Drain-Vertiefungen zeigt;
  • 14 ein schematisches Diagramm ist, das die vertieften Source- und Drain-Bereiche zeigt, die mit dielektrischem Material aufgefüllt wurden;
  • 15 ein schematisches Diagramm ist, das das Ätzen des oberen Nitridfilms zeigt;
  • 16 ein schematisches Diagramm ist, das die Bildung der Seitenwand zeigt;
  • 17 ein schematisches Diagramm ist, das die Struktur nach dem Aufbau des oberen Gate-Dielektrikums zeigt;
  • 18 ein schematisches Diagramm ist, das die Struktur nach dem Auftrag des oberen Gate-Materials und seiner Einebnung durch CMP zeigt;
  • 19 ein schematisches Diagramm ist, das die Struktur mit der Nitrid-Hartmaske zeigt, die benutzt wird, um die Element-Mesa zu definieren;
  • 20 ein schematisches Diagramm ist, das einen Querschnitt von 19 entlang der Linie L-L zeigt;
  • 21 ein schematisches Diagramm ist, das die Struktur entlang der Linie L-L nach der Mesa-Ätzung zeigt;
  • 22 ein schematisches Diagramm ist, das die Struktur entlang der Linie W-W nach der Mesa-Ätzung zeigt;
  • 23 ein schematisches Diagramm ist, das die Seitenwand entlang der Linie L-L zeigt;
  • 24 ein schematisches Diagramm ist, das die Seitenwand entlang der Linie W-W zeigt;
  • 25 ein schematisches Diagramm ist, das die Struktur entlang der Linie L-L zeigt, nachdem die Mesa-Ätzung im Kasten fortgesetzt wurde;
  • 26 ein schematisches Diagramm ist, das die Struktur entlang der Linie L-L zeigt, nachdem die Mesa-Ätzung im Kasten fortgesetzt wurde;
  • 27 ein schematisches Diagramm ist, das die Struktur entlang der Linie L-L und die Isolierung der exponierten Source- und Drain-Seitenwände durch Oxidation zeigt;
  • 28 ein schematisches Diagramm ist, das die Struktur entlang der Linie W-W und die Isolierung der exponierten Source- und Drain-Seitenwände durch Oxidation zeigt;
  • 29 ein schematisches Diagramm ist, das die Struktur entlang der Linie L-L zeigt, nachdem der untere Nitridfilm durch Naßätzen entfernt wurde;
  • 30 ein schematisches Diagramm ist, das die Struktur entlang der Linie W-W zeigt, nachdem der untere Nitridfilme durch Naßätzen entfernt wurde;
  • 31 ein schematisches Diagramm ist, das die Struktur entlang der Linie L-L nach dem Aufbau des unteren Gate-Dielektrikums, die Beschichtung des unteren Gate-Materials und seine Einebnung durch CMP zeigt;
  • 32 ein schematisches Diagramm ist, das die Struktur entlang der Linie W-W nach dem Aufbau des unteren Gate-Dielektrikums, die Beschichtung des unteren Gate-Materials und seine Einebnung durch CMP zeigt;
  • 33 ein schematisches Diagramm ist, das die Struktur entlang der Linie L-L nach Entfernung des Dielektrikums aus dem vertieften Source-/Drain-Bereich und der Bildung einer Seitenwand;
  • 34 ein schematisches Diagramm ist, das die Struktur entlang der Linie W-W nach Entfernung des Dielektrikums aus dem vertieften Source-/Drain-Bereich und der Bildung einer Seitenwand;
  • 35 ein schematisches Diagramm ist, das die selbstausrichtende Source-/Drain-Implantation entlang der Linie L-L zeigt;
  • 36 ein schematisches Diagramm ist, das die selbstausrichtende Silicid-Bildung entlang der Linie L-L zeigt;
  • 37 ein schematisches Diagramm ist, das die selbstausrichtende Silicid-Bildung entlang der Linie L-L zeigt;
  • 38 ein schematisches Diagramm ist, das entlang der Linie L-L zeigt, daß die vertieften Source- und Drain-Bereiche mit einem dielektrischen Material aufgefüllt wurden;
  • 39 ein schematisches Diagramm ist, das die Draufsicht und die Ansicht entlang der Linie L-L von der Nitrid-Hartmaske zeigt, die benutzt wird, um den Materialüberschuß vom unteren Gate zu ätzen;
  • 40 ein schematisches Diagramm ist, das entlang der Linie W-W die Draufsicht von der Nitrid-Hartmaske zeigt, die benutzt wird, um den Materialüberschuß vom unteren Gate zu ätzen;
  • 41 ein schematisches Diagramm ist, das entlang der Linie L-L die Passivierung und die Einebnung des Elements durch eine dielektrische Beschichtung und CMP zeigt;
  • 42 ein schematisches Diagramm ist, das entlang der Linie W-W die Passivierung und die Einebnung des Elements durch eine dielektrische Beschichtung und CMP zeigt;
  • 43 ein schematisches Diagramm ist, das entlang der Linie L-L die Passivierung und die Einebnung des Elements durch eine dielektrische Beschichtung und CMP zeigt;
  • 44 ein schematisches Diagramm ist, das entlang der Linie W-W die Passivierung und die Einebnung des Elements durch eine dielektrische Beschichtung und CMP zeigt;
  • 45 ein schematisches Diagramm ist, das die Öffnung der Kontaktbohrung (Durchgangsbohrung) zeigt, die benutzt wird, um Source, Drain und oberes und unteres Gate des Elements in Kontakt zu bringen;
  • 46 ein schematisches Diagramm ist, das die Öffnung der Kontaktbohrung (Durchgangsbohrung) zeigt, die benutzt wird, um Source, Drain sowie oberes und unteres Gate des Elements in Kontakt zu bringen;
  • 47 ein schematisches Diagramm ist, das die Öffnung der Kontaktbohrung (Durchgangsbohrung) und die Metallisierung zeigt, die benutzt wird, um Source, Drain sowie oberes und unteres Gate des Elements in Kontakt zu bringen;
  • 48 ein schematisches Diagramm ist, das entlang der Linie W-W die teilweise vervollständigte Struktur gemäß der Erfindung zeigt; und
  • 49 eine schematische Draufsicht von der Struktur gemäß der Erfindung zeigt.
  • DETAILLIERTE BESCHREIBUNG VON DEN BEVORZUGTEN AUSFÜHRUNGSBEISPIELEN DER ERFINDUNG
  • Im folgenden wird die vorliegende Erfindung beschrieben. Dabei handelt es sich um einen selbstausrichtenden Double-Gate-Metalloxid-Halbleiter (DG-MOSFET) mit elektrisch getrenntem oberem und unterem Gate und um ein Verfahren zu seiner Herstellung. Außerdem wurden oberes und unteres Gate aus verschiedenen Materialien hergestellt.
  • Wie in den 1–6 dargestellt ist, beginnt die Erfindung mit der Bildung einer Reihe von Schichten. Die Erfindung beginnt in einem ersten Schritt mit der Bildung einer dünnen Siliziumdioxidschicht 1 (z. B. ca. 2 nm dick) auf einem einzelnen Kristall-Wafer 5A, dem sogenannten Donor-Wafer. In einem zweiten Schritt wird eine Siliziumnitridschicht 2 (die beispielsweise 100 nm dick sein kann) auf der Siliziumdioxidschicht 1 aufgebaut. In einem dritten Schritt wird eine dicke (z. B. ca. 400 nm) Siliziumdioxidschicht 3 auf der Nitridschicht 2 aufgebaut. In einem vierten Schritt wird der Kristall-Wafer in einem Handle-Wafer 4 gebunden (bond). Das Bonding wird mit Standard-Bonding-Techniken für Silizium-Wafer durchgeführt wie beispielsweise Bor-Ätzstopp, smartCut und anderen Techniken, die dem Fachmann bekannt sind (eine detaillierte Beschreibung von Bonding-Techniken ist in ”Silicon-On-Insulator Technology”, 2nd Ed, Kluwer Academic Publishers, 1997, von Jean-Pierre Colinge enthalten. Auf diese Beschreibung wird hier Bezug genommen). Anschließend wird die SOI-Schicht 5 in der für den MOSFET-Kanal erforderlichen Dicke gebildet. Wenn beispielsweise die smartCut-Technik benutzt wird, dann wird eine dünne Si-Schicht von der Fläche des Donor-Wafers 5A auf den Handle-Wafer 4 übertragen. Die übertragene Si-Schicht wird normalerweise auf einem Isolierfilm wie SiO2 gebunden und deshalb Silizium-auf-Isolator (SOI) genannt. Die Dicke des übertragenen SOI-Films wird durch die Tiefe des Wasserstoffimplantats bestimmt, das Teil der smartCut-Technik ist. Sobald der SOI-Film auf den Handle-Wafer 4 übertragen wurde, kann er durch Oxidation und Stripping weiter ausgedünnt werden. Die Dicke des SOI-Films wird normalerweise mittels Ellipsometrie- oder Röntgenbeugungstechniken überwacht (siehe G. M. Cohen et al., Applied Physics Letters, 75(6), p. 787, August 1999, auf die hier Bezug genommen wird).
  • Anschließend wird eine dünne Siliziumdioxidschicht 6 (ca. 2 nm) auf der SOI-Schicht 5 aufgebaut. Daran schließt sich die Bildung einer dicken Siliziumnitridschicht 7 (z. B. ca. 150 nm) auf der Siliziumdioxidschicht 6 an.
  • Nachdem die ersten Schichten aufgetragen sind, sieht die Erfindung das Ätzen von zwei Bereichen 8 in den Filmschichten vor. Wie in den 7 und 8 dargestellt, sind in bestimmten Abständen Ätzstopps (oder ähnliche Kontrollmerkmale) im vergrabenen Oxid (BOX = buried oxide) 3 angeordnet. Der Zwischenraum zwischen den beiden Bereichen ist die Länge (Lg) des hergestellten MOSFET-Gates.
  • Diese Beschreibung illustriert Struktur und Prozeß gemäß der Erfindung anhand verschiedener Querschnittslinien zum Zwecke der Klarheit. So sind beispielsweise die 7, 9, 11–18, 20, 21, 23, 25, 27, 29, 31, 33–38, 40, 41, 43, 45 und 47 schematische Diagramme, die entlang der Linie L-L von der Draufsicht der Struktur, die in den 8 und 9 abgebildet ist, ausgeschnitten wurde. Die Erfindung beginnt eine Reihe von Schritten mit der Umformung von geätzten Bereichen. Zuerst wird – wie in den 9 und 10 dargestellt – eine epitaxiale epi) Silizium-Verlängerung 9 selektiv aus dem einzelnen Kristall-SOI 5 Kanal aufgebaut. Die epi-Verlängerung 9 erstreckt sich in die geätzten Bereiche 8 und nimmt über den gesamten Umfang der geätzten Bereiche zu. Die Größe der epi-Verlängerung 9 liegt vorzugsweise bei ca. 50 nm. Die Verlängerung kann auch durch die Hinzufügung von anderen Legierungen wie SiGe, SiGeC oder von sonstigen geeigneten Materialien, die dem Fachmann bekannt sind, vorgenommen werden.
  • Anschließend werden gemäß der Erfindung Seitenwandabtrennungen 10 an den Seitenwänden der geätzten Bereiche 8 gebildet (siehe 11). Dies geschieht durch Auftrag eines Dielektrikums (nicht in den Figuren enthalten) auf der gesamten Struktur. Die Dicke dieses Dielektrikums bestimmt die Dicke der resultierenden Abtrennung 10. Das Dielektrikum kann auch eine Mischung sein (z. B. aufeinanderfolgender Auftrag von Oxid- und Nitridschichten), um die Ätzselektivität bereitzustellen. In einem bevorzugten Ausführungsbeispiel wird reaktives Ionenätzen benutzt, um die Seitenwandabtrennungen 10 zu formen. Es wird auch isotropisches Ätzen (reaktives Ionenätzen oder chemisches Naßätzen) eingesetzt, um die Reste des Abtrennungsdielektrikums von der exponierten Siliziumverlängerung des SOI-Kanals zu entfernen.
  • Anschließend werden gemäß der Erfindung Source-/Drain-Bereiche 11 gebildet. Dies geschieht, indem zuerst ein amorphes Silizium oder Polysilizium 11 in den geätzten Bereichen 8 aufgetragen wird. Wie in 12 dargestellt, wird das amorphe Silizium aufgetragen, bis das Niveau des amorphen Siliziums höher als die Nitridfläche 7 ist. In einem zweiten Schritt wird ein chemisch-mechanisches Polieren (CMP) durchgeführt, um die Oberfläche einzuebnen. Der CMP-Prozeß entfernt hauptsächlich amorphes Si und ist nitridselektiv 7. In einem nächsten Schritt wird reaktives Ionenätzen benutzt (siehe 13), um das Silizium in den Source-/Drain-Bereichen 11 zu vertiefen 12. Schließlich wird in 14 ein Dielektrikum 13 (beispielsweise Oxid) in den vertieften Bereichen 12 aufgetragen, so daß das Dielektrikum mit dem vertieften Bereich 12 eine Fläche bildet. Danach wird das Dielektrikum mittels CMP eingeebnet. Die Erfindung sieht auch das Umformen vom oberen Teil der Struktur vor (siehe 15). Dies geschieht, indem zuerst das obere Nitrid 7 durch chemisches Naßätzen (z. B. heiße Phosphorsäure) entfernt wird. In einem zweiten Schritt werden die Seitenwände 14 gebildet (siehe 16). Die Wände werden durch Auftrag eines Dielektrikums auf der gesamten Struktur gebildet. Danach wird das Dielektrikum geätzt, um die Seitenwände zu bilden. Die Dicke des Dielektrikums bestimmt die Dicke der Seitenwände 14. In einem dritten Schritt wird das obere Opfer-Pad-Oxid 6 durch chemisches Naßätzen (z. B. Fluorwasserstoffsäure) entfernt. Anschließend wird ein oberes Gate-Dielektrikum 15 auf der Oberfläche des SOI-Kanals 5 aufgebaut (siehe 17). Das obere Gate-Material 16 (z. B. dotiertes Polysilizium oder Wolfram) wird gleichförmig aufgetragen, um die Gate-Elektrode zu bilden (siehe 18). Schließlich wird durch chemisch-mechanisches Polieren (CMP) die Oberfläche eingeebnet. Dabei wird hauptsächlich das obere Gate-Material mittels einer fest-flüssigen Dispersion (slurry), die nitridselektiv 7 ist, entfernt.
  • Anschließend sieht die Erfindung das Auflegen einer Mesa-Hartmaske 17 auf der Struktur vor (siehe die 19 und 20). Die Mesa-Hartmaske besteht aus dem Auftrag eines Nitridfilms, der vorzugsweise 100 nm dick ist und anschließend strukturiert wird. Die 22, 24, 26, 28, 30, 32, 42, 44, 46 und 48 sind Querschnitte entlang der Linie W-W, die in 19 abgebildet ist.
  • Die Erfindung isoliert insbesondere einzelne Elemente mittels der Mesa-Hartmaske 17. Die Struktur wird wie folgt aufgebracht: (1) Reaktives Ionenätzen (RIE) im Anschluß an den SOI-Film und Ätzstopp auf dem Nitrid (siehe die 21 und 22); (2) gleichförmiger Auftrag eines Dielektrikums z. B. Niedertemperaturoxid (LTO) von vorzugsweise ca. 75 nm auf der gesamten Struktur und Ätzen des Dielektrikums, um eine Seitenwand 18 zu bilden (siehe die 23 und 24); (3) Fertigstellung des Mesa-Ätzens durch Ätzen eines bestimmten Zwischenraums in der BOX 3 (siehe 25 und 26). Die Seitenwand des unteren Nitrids 2 wird während dieses Prozesses auch exponiert.
  • Wie in den 27 und 28 dargestellt, sieht die Erfindung den Aufbau eines Thermooxids 19 vor, um die exponierte Seitenwand des Source-/Drain-Bereichs zu isolieren. Dann – wie in den 29 und 30 dargestellt – sieht die Erfindung die Entfernung des unteren Nitrids 2 und der oberen Nitrid-Hartmaske 17 durch chemisches Naßätzen (z. B. heiße Phosphorsäure) vor. Durch die Entfernung des unteren Nitrids 2 bildet sich im Element über die Breite ein Tunnel und über die Länge eine freischwebende Brücke. Das untere Opfer-Pad-Oxid 1 wird ebenfalls durch chemisches Naßätzen (z. B. Fluorwasserstoffsäure) entfernt.
  • Als nächstes sieht die Erfindung (siehe 31 und 32) die Bildung der unteren Gate-Elektrode 22 vor. Dies geschieht, indem zuerst das untere Gate-Dielektrikum 21 auf der unteren Fläche des SOI-Kanals 5 aufgebaut wird. Das untere Gate-Material 22 (z. B. dotiertes Polysilizium, Wolfram usw.) wird gleichförmig aufgetragen und bildet die untere Gate-Elektrode. Anschließend wird mit CMP die Oberfläche eingeebnet. Der CMP-Prozeß entfernt hauptsächlich das untere Gate-Material und ist LTO-selektiv.
  • Wie 33 zeigt, sieht die Erfindung das Ätzen des Dielektrikums der Source-/Drain-Kappe (LTO 13) vor. Die Erfindung sieht den gleichförmigen Auftrag eines Dielektrikums auf der gesamten Struktur vor, um Seitenwände 23 zu bilden (siehe 34). Die Dicke dieses Dielektrikums bestimmt wiederum die Dicke der resultierenden Abrennung. Das Dielektrikum wird dann geätzt, um die definitive Seitenwandstruktur 23 zu bilden.
  • Die Erfindung sieht als nächstes das Dotieren der Source-/Drain-Bereiche 11 mittels selbstausrichtender Ionenimplantation 24 vor. Dabei wird das Silizium 11, wie in 35 abgebildet, dotiert. Um den SOI-Kanalbereich vor der Ionenimplantation zu schützen, wird das obere Mehrfach-Gate 16 als selbstausrichtende Implantationsmaske benutzt. Die Seitenwandabtrennung 23 wird das Source-/Drain-Implantat vom Kanalbereich absetzen. Im Anschluß an die Implantation schließt sich ein schnelles Glühen an, um das Dotiermittel zu aktivieren.
  • Mit einem selbstausrichtenden Silicid-Prozeß wird das Silicid 26 auf dem Source-/Drain-Bereich und den Gates 11 aufgetragen (siehe 37). Dies geschieht mit einem Standardprozeß, der dem Fachmann bekannt ist. Bei den Vorbereitungen zum Auftrag von Silicid wird beispielsweise ein Metall 25 z. B. Kobalt (Co) oder Titan (Ti) gleichförmig auf die gesamte Struktur aufgetragen (siehe 36), und die Struktur wird erhitzt. Nachdem das Silicid aufgetragen wurde, wird ein Dielektrikum 27 z. B. LTO gleichförmig über dem Silicid aufgetragen, um eine LTO-Kappe zu bilden (siehe 38). Daran schließt sich der CMP-Prozeß an, der benutzt wird, um die Oberfläche einzuebnen. Bei dem CMP-Prozeß wird hauptsächlich das dielektrische Material 27 entfernt, und er ist selektiv in bezug auf das Silicid 26 bzw. die Gate-Materialien 16 und 22. Infolge einer endlichen Selektivität des CMP-Prozesses kann entweder nur etwas Silicid 26 vom Gate entfernt werden, oder es kann alles entfernt werden. In diesem Fall kann der selbstausrichtende Silicid-Prozeß wiederholt werden, um ein neues Gate-Silicid zu bilden.
  • Als nächstes wird das untere Gate 22 fertiggestellt. Zuerst wird ein Nitrid- oder LTO-Film 27 von vorzugsweise ca. 100 nm aufgetragen und mittels Photolithographie strukturiert, um eine Hartmaske zu bilden, die den unteren Gate-Bereich 28 definiert (siehe Draufsicht in 39 und den Querschnitt entlang der Linie L-L in 40). In einem zweiten Schritt wird das überschüssige untere Gate-Material 22 in der BOX 3 weggeätzt und ein dickes Passivierungs-Dielektrikum aufgetragen 29 (siehe 41 und 42). Das CMP wird wiederum benutzt, um die Oberfläche einzuebnen. Bei dem CMP-Prozeß wird hauptsächlich das Dielektrikum-Material 29 entfernt, und er ist selektiv, um nicht die Nitrid-Hartmaske zu entfernen. Ein zweites Passivierungs-Dielektrikum wird dann aufgetragen 30 (siehe 43 und 44).
  • Anschließend werden die Kontaktbohrungen 31 im Source-Bereich und im Drain-Bereich 11 gebildet, und die Kontaktbohrungen 32 werden über den beiden Gates 16, 22 durch photolithographische Strukturierung und durch Ätzen geätzt (siehe 45 und 46).
  • Danach wird die Metallisierung 33 aufgetragen und im Anschluß strukturiert, um elektrische Kontakte in der Source, dem Drain und den unteren und oberen Gate-Elektroden zu bilden (siehe 47 und 48). Ist die Gate-Länge sehr kurz, können zwei Metallisierungsschichten aufgetragen werden, um bessere Entwurfsregeln für den Kontakt des oberen Gates zu haben. 49 zeigt eine Draufsicht von der fertiggestellten Struktur.
  • Durch die spezifischen Verbesserungen der vorliegenden Erfindung werden viele Vorteile gegenüber dem Stand der Technik realisiert. Diese Erfindung sieht zuerst den Auftrag von einem oberen und unteren Gate in zwei getrennten Schritten vor und baut das obere und untere Gate auf, die elektrisch voneinander getrennt sind. Dadurch ergeben sich eine Reihe von Vorteilen. Das untere Gate kann beispielsweise zur Steuerung der Schwellspannung benutzt werden und ermöglicht so einen gemischten Schwellspannungskreis (Vt) für Niederstromanwendungen.
  • Bei dieser Struktur nimmt auch die Schaltkreisdichte zu. Wenn die Gates elektrisch voneinander getrennt sind, enthält der Double-Gate-MOSFET ein Vierpolelement mit zwei Eingang-Gates. Ein einzelnes Element kann benutzt werden, um binäre Logikoperationen, beispielsweise eine NOR (nFET) oder eine NAND (pFET) Zelle, zu implementieren. Für die Implementierung dieser binären Logikfunktionen sind normalerweise zwei Standard-MOSFET pro Zelle erforderlich. Die Zunahme der Schaltkreisdichte gilt auch für analoge Schaltkreise. So kann beispielsweise ein Mischkreis implementiert werden, indem die Oszillatorspannung auf ein Gate angelegt wird und die Signalspannung (Daten) auf das andere Gate. Da die Erfindung vorsieht, daß das obere und das untere Gate sowie das jeweilige Gate-Dielektrikum unabhängig voneinander zunehmen, können die Gates und das Gate-Dielektrikum aus verschiedenen Materialien sein und unterschiedliche Dicken haben. In jedem Gate können auch unterschiedliche Dotierebenen und Dotiermittel enthalten sein. Somit können asymmetrische Gates hergestellt werden. Der asymmetrische Double-Gate-MOSFET ist in einer gemischten Anwendung am nützlichsten, wo die Gates miteinander verbunden werden, um die Geschwindigkeit zu erreichen, und er kann separat benutzt werden, um Niederstromanwendungen und hohe Dichte beispielsweise in einem Static Random Access Memory (SRAM) zu ermöglichen.
  • Die Erfindung sieht ebenfalls eine ebene Struktur vor, durch die das Element einfacher angeschlossen werden kann. Elemente mit einem sehr dünnen Kanal mit einer Dicke von ca. 3 bis 5 nm können beispielsweise dann notwendig sein, wenn ein gutes Schwellspannungsverhalten erreicht werden soll. Werden für die Herstellung von Siliziumbrücken sehr dünne Schichten benutzt, kann das zu einer Reduzierung der Gesamtausbringung führen. Diese Erfindung unterstützt den Kanal mit einer dicken Schicht 22. Die Erfindung ermöglicht daher, Elemente mit einem sehr dünnen Kanal herzustellen und sorgt bei den Elementen für ein gutes Spannungsverhalten. Die Erfindung benutzt auch einen selbstausrichtenden Siliziumprozeß, der den Reihenwiderstand senkt.

Claims (21)

  1. Ein Verfahren, um einen Double-Gate-Transistor herzustellen, wobei – eine laminierte Struktur mit einer Kanalschicht (5) und mit Isolierschichten (1, 2, 3, 6, 7) auf jeder Seite der Kanalschicht (5) gebildet wird; – Öffnungen (8) in der laminierten Struktur gebildet werden; – Drain- und Source-Bereiche (11) in den Öffnungen (8) gebildet werden; – Teile (6, 7) der Isolierschichten (1, 2, 3, 6, 7) über der Kanalschicht (5) entfernt werden, um den ersten Teil einer exponierten Kanalschicht (5) zurückzulassen, wobei – ein erstes Gate-Dielektrikum (15) auf der Kanalschicht (5) gebildet wird; – eine erste Gate-Elektrode (16) auf dem ersten Gate-Dielektrikum (15) gebildet wird; – die Teile (1, 2) der Isolierschichten (1, 2, 3, 6, 7) unter der Kanalschicht (5) und zwischen den beidseits der Kanalschicht (5) angeordneten Drain- und Source-Bereichen (11) entfernt werden, um den zweiten Teil einer exponierten Kanalschicht (5) zurückzulassen, so dass zwischen der Kanalschicht (5) und einer unteren Schicht (3) der Isolierschichten (1, 2, 3, 6, 7) ein Tunnel (20) gebildet wird; – wobei ein zweites Gate-Dielektrikum (21) auf dem zweiten Teil der exponierten Kanalschicht (5) gebildet wird; – eine zweite Gate-Elektrode (22) auf dem zweiten Gate-Dielektrikum (21) gebildet wird; – die Drain- und Source-Bereiche (11) dotiert werden, wobei die erste Gate-Elektrode (16) und die zweite Gate-Elektrode (22) unabhängig voneinander gebildet werden.
  2. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) den Kanalbereich (5) während des Entfernungsprozesses unterstützt.
  3. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Drain- und Source-Bereiche (11) mit einer selbstausrichtenden Ionenimplantation behandelt werden.
  4. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) mit einer anderen Dotierungskonzentration versehen wird als die zweite Gate-Elektrode (22).
  5. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf die erste Gate-Elektrode (16) ein anderes Dotiermittel aufgetragen wird als auf die zweite Gate-Elektrode (22).
  6. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass außerdem eine erste Gate-Elektrode (16) gebildet wird, die dicker als die zweite Gate-Elektrode (22) ist.
  7. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass außerdem eine erste Gate-Elektrode (16) gebildet wird, die breiter als die zweite Gate-Elektrode (22) ist.
  8. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass außerdem ein erstes Gate-Dielektrikum (15) gebildet wird, das breiter als das zweite Gate-Dielektrikum (21) ist.
  9. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) aus einem ersten Material und die zweite Gate-Elektrode (22) aus einem zweiten Material gebildet wird.
  10. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das erste Gate-Dielektrikum (15) aus einem ersten Material und das zweite Gate-Dielektrikum (21) aus einem zweiten Material gebildet wird.
  11. Das Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das erste Gate-Dielektrikum (15) mit einer anderen Dicke gebildet wird als das zweite Gate-Dielektrikum (21).
  12. Ein Double-Gate-Transistor, der mit einem Verfahren nach einem der Ansprüche 1 bis 11 hergestellt ist.
  13. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) eine andere Dotierungskonzentration enthält als die zweite Gate-Elektrode (22).
  14. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) ein anderes Dotiermittel enthält als die zweite Gate-Elektrode (22).
  15. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) einen ersten leitenden Kontakt hat, und die zweite Gate-Elektrode (22) einen zweiten leitenden Kontakt hat, und der erste leitende Kontakt und der zweite leitende Kontakt auf derselben Ebene (coplanar) liegen.
  16. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) und die zweite Gate-Elektrode (22) elektrisch voneinander getrennt sind.
  17. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16) eine andere Dicke als die zweite Gate-Elektrode (22) hat.
  18. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass die erste Gate-Elektrode (16), die zweite Gate-Elektrode (22) und der Kanalbereich eine planare Struktur bilden.
  19. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass das erste Gate-Dielektrikum (15) ein anderes Material enthält als das zweite Gate-Dielektrikum (21).
  20. Der Double-Gate-Transistor nach Anspruch 12, dadurch gekennzeichnet, dass das erste Gate-Dielektrikum (15) eine andere Dicke hat als das zweite Gate-Dielektrikum (21).
  21. Ein Halbleiter-Chip mit wenigstens einem Double-Gate-Transistor nach einem der Ansprüche 12 bis 20.
DE10119411.0A 2000-05-15 2001-04-20 Selbstausrichtender Double-Gate-Mosfet mit separaten Gates und ein Verfahren zu dessen Herstellung Expired - Fee Related DE10119411B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US20413100P 2000-05-15 2000-05-15
US204131 2000-05-15
US09/612,260 US6982460B1 (en) 2000-07-07 2000-07-07 Self-aligned gate MOSFET with separate gates
US612260 2000-07-07

Publications (2)

Publication Number Publication Date
DE10119411A1 DE10119411A1 (de) 2001-11-29
DE10119411B4 true DE10119411B4 (de) 2015-06-11

Family

ID=26899213

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10119411.0A Expired - Fee Related DE10119411B4 (de) 2000-05-15 2001-04-20 Selbstausrichtender Double-Gate-Mosfet mit separaten Gates und ein Verfahren zu dessen Herstellung

Country Status (8)

Country Link
JP (1) JP3872316B2 (de)
KR (1) KR100503722B1 (de)
CN (2) CN100356526C (de)
DE (1) DE10119411B4 (de)
IE (1) IE20010380A1 (de)
IL (1) IL143013A (de)
SG (1) SG103287A1 (de)
TW (1) TW490745B (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100497672B1 (ko) * 2002-05-10 2005-07-01 재단법인서울대학교산학협력재단 자기 배열 에스오아이 더블 게이트 트랜지스터를 이용한디램 및 이의 제조방법
DE10241945A1 (de) * 2002-09-10 2004-03-18 Infineon Technologies Ag Verfahren zum Herstellen eines planaren Transistors und planarer Transistor
DE10245153A1 (de) * 2002-09-27 2004-04-15 Infineon Technologies Ag Integrierter Feldeffekttransistor mit zwei Steuerbereichen, Verwendung dieses Feldeffekttranistors und Herstellungsverfahren
JP4546021B2 (ja) 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
WO2004088757A1 (ja) * 2003-03-28 2004-10-14 Fujitsu Limited 半導体装置及びその製造方法
FR2853454B1 (fr) 2003-04-03 2005-07-15 St Microelectronics Sa Transistor mos haute densite
CN1322590C (zh) * 2003-06-24 2007-06-20 北京大学 一种双栅金属氧化物半导体晶体管及其制备方法
JP2005174960A (ja) * 2003-12-05 2005-06-30 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2005167163A (ja) * 2003-12-05 2005-06-23 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
WO2005055326A1 (ja) * 2003-12-05 2005-06-16 National Institute Of Advanced Industrial Science And Technology 二重ゲート電界効果トランジスタ
JP2005174964A (ja) * 2003-12-05 2005-06-30 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
CN100444405C (zh) * 2004-07-02 2008-12-17 中华映管股份有限公司 双栅级薄膜电晶体与像素结构及其制造方法
KR100679693B1 (ko) * 2004-10-29 2007-02-09 한국과학기술원 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한2비트 비휘발성 메모리 소자 제조 방법 및 그 구조
US7202117B2 (en) * 2005-01-31 2007-04-10 Freescale Semiconductor, Inc. Method of making a planar double-gated transistor
US7288805B2 (en) 2005-02-24 2007-10-30 International Business Machines Corporation Double gate isolation
KR100745902B1 (ko) * 2005-10-24 2007-08-02 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치
CN101901837A (zh) * 2010-06-24 2010-12-01 复旦大学 一种栅控pn场效应晶体管及其控制方法
CN103022124B (zh) * 2011-09-22 2015-08-19 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
US8685823B2 (en) * 2011-11-09 2014-04-01 International Business Machines Corporation Nanowire field effect transistor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604368A (en) * 1994-07-15 1997-02-18 International Business Machines Corporation Self-aligned double-gate MOSFET by selective lateral epitaxy
US6043536A (en) * 1998-05-19 2000-03-28 Kabushiki Kaisha Toshiba Semiconductor device
US20020093053A1 (en) * 1999-03-19 2002-07-18 Chan Kevin K. Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378627A (en) * 1980-07-08 1983-04-05 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes
JPS63308386A (ja) * 1987-01-30 1988-12-15 Sony Corp 半導体装置とその製造方法
US5296727A (en) * 1990-08-24 1994-03-22 Fujitsu Limited Double gate FET and process for manufacturing same
US5166084A (en) * 1991-09-03 1992-11-24 Motorola, Inc. Process for fabricating a silicon on insulator field effect transistor
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
KR960002103B1 (ko) * 1993-02-26 1996-02-10 현대전자산업주식회사 이중 게이트 박막트랜지스터 구조 및 그 제조방법
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5773331A (en) * 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
US6037204A (en) * 1998-08-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Silicon and arsenic double implanted pre-amorphization process for salicide technology
KR100372820B1 (ko) * 1999-06-29 2003-02-20 주식회사 하이닉스반도체 이중 실리콘 모스펫 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604368A (en) * 1994-07-15 1997-02-18 International Business Machines Corporation Self-aligned double-gate MOSFET by selective lateral epitaxy
US6043536A (en) * 1998-05-19 2000-03-28 Kabushiki Kaisha Toshiba Semiconductor device
US20020093053A1 (en) * 1999-03-19 2002-07-18 Chan Kevin K. Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
G. M. Cohen: Characterisation of the silicon on insulator film in bonded wafers by high resolution x-ray diffraction. Applied Physics Letters. American Institute of Physics : AIP Publishing, 1999 (Applied Physics letters 75). 787. - ISBN S0003-6951(99)01632-0. http://dx.doi.org/10.1063/1.124513
G. M. Cohen: Characterisation of the silicon on insulator film in bonded wafers by high resolution x-ray diffraction. Applied Physics Letters. American Institute of Physics : AIP Publishing, 1999 (Applied Physics letters 75). 787. - ISBN S0003-6951(99)01632-0. http://dx.doi.org/10.1063/1.124513 *

Also Published As

Publication number Publication date
IL143013A0 (en) 2002-04-21
DE10119411A1 (de) 2001-11-29
CN1219329C (zh) 2005-09-14
CN100356526C (zh) 2007-12-19
IE20010380A1 (en) 2002-02-20
KR20010105160A (ko) 2001-11-28
TW490745B (en) 2002-06-11
IL143013A (en) 2007-06-03
SG103287A1 (en) 2004-04-29
JP3872316B2 (ja) 2007-01-24
CN1324113A (zh) 2001-11-28
KR100503722B1 (ko) 2005-07-26
CN1670929A (zh) 2005-09-21
JP2002016255A (ja) 2002-01-18

Similar Documents

Publication Publication Date Title
DE10119411B4 (de) Selbstausrichtender Double-Gate-Mosfet mit separaten Gates und ein Verfahren zu dessen Herstellung
DE102018202897B4 (de) Austauschmetallgatestrukturierung für Nanosheet-Vorrichtungen
DE102006016550B4 (de) Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben
EP2657961B1 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation
US7101762B2 (en) Self-aligned double gate mosfet with separate gates
DE10339920B4 (de) Verfahren zum Herstellen eines integrierten Schaltungs-Feldeffekttransistors
DE102006062862B4 (de) Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden
DE102012206478B4 (de) Extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-FET mit einem Rück-Gate und verringerter Parasitärkapazität sowie Verfahren zu dessen Herstellung
DE60223910T2 (de) Herstellungsverfahren für soi-halbleiterbauelemente
DE102014203524B4 (de) Verfahren zum Ausbilden von defektarmen Ersatzflossen für ein FinFET-Halbleiterbauelement sowie daraus resultierende Bauelemente
DE102012214077B4 (de) Verfahren zum Bilden einer integrierten Schaltung
DE112012000850B4 (de) Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren in einem Ersatzmetall-Gate-Prozess und derartige Halbleiter-Transistorstruktur
DE112013001404B4 (de) Verfahren zum Verhindern eines Kurzschließens von benachbarten Einheiten
DE102009010174B9 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE102018218869B4 (de) Verfahren zum Bilden von Kontaktstrukturen auf integrierten Schaltungsprodukten
DE102007033454A1 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE112005002428T5 (de) Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß
DE102004028709B4 (de) Vertikaldoppelkanal-Silicon-on-Insulator-Transistor und Verfahren zu seiner Herstellung
DE102014111140A1 (de) Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon
DE112020000199T5 (de) Transistorkanal mit Vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE102005045078B4 (de) Feldeffekttransistor mit einer verspannten Kanalschicht an Seitenwänden einer Struktur an einem Halbleitersubstrat
DE10131237B4 (de) Feldeffekttrasistor und Verfahren zu seiner Herstellung
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE102015106185A1 (de) Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8120 Willingness to grant licences paragraph 23
8128 New person/name/address of the agent

Representative=s name: DUSCHER, R., DIPL.-PHYS. DR.RER.NAT., PAT.-ANW., 7

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0021336000

R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0021336000

Effective date: 20150223

R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, NY, US

Owner name: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES , US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee