CN107785427A - 垂直双扩散金属氧化物半导体器件及其制备方法 - Google Patents
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Abstract
本发明实施例提供了一种垂直双扩散金属氧化物半导体器件及其制备方法。该方法包括：提供第一导电类型的衬底；在衬底的上方形成第一导电类型的外延层；在外延层的上方形成分裂栅结构，第一分裂栅区和第二分裂栅区均包括第一绝缘层和设置在第一绝缘层上方的多晶体硅层；在外延层的上部表面形成第二导电类型的第一掺杂区和第二掺杂区；在外延层的上方形成第二绝缘层，第二绝缘层覆盖第一分裂栅区和第二分裂栅区；去除第一掺杂区和第二掺杂区上方的第二绝缘层，以露出第一掺杂区和所述第二掺杂区。本发明实施例提供了一种垂直双扩散金属氧化物半导体器件的制备方法及结构，减小了器件的反向电容和开关时间，并且提高了器件的耐压特性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种垂直双扩散金属氧化物半导体器件及其制备方法。
背景技术
功率半导体器件是实现电能转换和控制必不可少的核心器件。随着节能减排、绿色环保理念的确立与推进，功率半导体的重要性日益提高，应用前景越来越广阔。国家已将促进新型电力电子芯片和器件的产业发展作为重要战略目标。
垂直双扩散金属氧化物半导体(Vertical Double-diffused Mental OxideSemiconductor，VDMOS)器件，有输入阻抗高、驱动功率低、开关速度快、热稳定性好等优点，成为目前应用最为广泛的新型功率器件。在开关电源中用VDMOS作为开关器件，提高了工作频率。开关电源的工作频率越高，体积和重量也就越小。但提高开关电源的工作频率则要求VDMOS有高的开关速度，同时，VDMOS在开关过程中的功率损耗即电源的效率也与其开关速度密切相关。VDMOS的开关速度主要由它的本征电容和寄生电容决定，电容的充放电过程是限制其开关速度的主要因素，尤其是反向传输电容，它的密勒效应对器件的开关特性有重要影响，甚至对开关速度起支配作用。因此，在VDMOS设计中减小反向传输电容就显得格外重要。
常规VDMOS器件由于栅极覆盖面积大，反向传输电容较大，开关功耗大。目前减少反向传输电容的常用方法是采用分裂栅结构，其是在常规结构上刻蚀掉N掺杂区中间的部分硅栅，反向传输电容较常规结构降低很多，但由于刻蚀 掉了表面的硅栅，器件的耐压会降低。
发明内容
有鉴于此，本发明实施例提供了一种垂直双扩散金属氧化物半导体器件及其制备方法，减小了器件的反向电容和开关时间，并且提高了器件的耐压特性。
第一方面，本发明实施例提供了一种垂直双扩散金属氧化物半导体器件的制备方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底的上方形成第一导电类型的外延层；
在所述外延层的上方形成分裂栅结构，所述分裂结构包括第一分裂栅区和第二分裂栅区，所述第一分裂栅区和第二分裂栅区之间形成中间开口结构，所述第一分裂栅区和所述第二分裂栅区的外侧形成外侧开口结构，所述第一分裂栅区和所述第二分裂栅区均包括第一绝缘层和设置在所述第一绝缘层上方的多晶体硅层；
以所述第一分裂栅区和所述第二分裂栅区为掩膜，在所述外延层的上部形成第二导电类型的第一掺杂区和第二掺杂区，所述第一掺杂区位于所述中间开口结构的下方，所述第二掺杂区位于所述外侧开口结构的下方；
在所述外延层的上方形成第二绝缘层，所述第二绝缘层覆盖所述第一分裂栅区和所述第二分裂栅区；
去除所述第一掺杂区和所述第二掺杂区上方的第二绝缘层，以露出所述第一掺杂区和所述第二掺杂区；
在所述第一掺杂区、所述第二掺杂区上方和剩余的所述第二绝缘层的表面 形成源区金属层，以及在与所述衬底的下方形成漏区金属层。
可选地，所述第一掺杂区为第二导电类型的重掺杂区。
可选地，在所述第二掺杂区中形成第一导电类型的重掺杂区，所述第一导电类型的重掺杂区位于所述第二掺杂区上部。
可选地，在所述第二掺杂区上部边缘形成第二导电类型的重掺杂区。
可选地，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
第二方面，本发明实施例提供了一种垂直双扩散金属氧化物半导体器件，包括：
第一导电类型的衬底；
第一导电类型的外延层，位于所述衬底的上方；
分裂栅结构，位于所述外延层的上方，包括第一分裂栅区和第二分裂栅区，所述第一分裂栅区和第二分裂栅区之间为中间开口结构，所述第一分裂栅区和所述第二分裂栅区的外侧为外侧开口结构，所述第一分裂栅区和所述第二分裂栅区均包括第一绝缘层和设置在所述第一绝缘层上方的多晶硅层；
所述外延层的上部表面为第二导电类型的第一掺杂区和第二掺杂区，所述第一掺杂区位于所述中间开口结构的下方，所述第二掺杂区位于所述外侧开口结构的下方；
所述第一分裂栅区和所述第二分裂栅区的上方为第二绝缘层；
在所述第一掺杂区、所述第二掺杂区上方和所述第二绝缘层的表面为源区金属层，以及在与所述衬底的下方为漏区金属层。
可选地，所述第一掺杂区为第二导电类型的重掺杂区。
可选地，所述第二掺杂区中为第一导电类型的重掺杂区，所述第一导电类型的重掺杂区位于所述第二掺杂区上部。
可选地，在所述第二掺杂区上部边缘有第二导电类型的重掺杂区。
可选地，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
本发明实施例提供的垂直双扩散金属氧化物半导体器件及其制备方法，通过在第一导电类型外延层表面形成分裂栅结构，减少了反向电容，在不影响阈值电压的前提下，缩短了VDMOS器件作为开关器件时的开关时间，增大了开关的频率，通过在外延层的上部表面形成第二导电类型的第一掺杂区和第二掺杂区，形成了寄生二极管。第二导电类型第一掺杂区与第一导电类型的外延层，存在寄生二极管，可以抽取反向恢复电流，降低器件的反向恢复时间和反向恢复电荷，实现提高耐压的技术效果。
附图说明
下面将通过参照附图详细描述本发明或现有技术的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1为本发明实施例一提供的一种垂直双扩散金属氧化物半导体器件的制备方法流程示意图；
图2a-图2l为本发明实施例一提供的一种垂直双扩散金属氧化物半导体器件的制备方法各步骤对应的剖面图；
图3本发明实施例一提供的一种垂直双扩散金属氧化物半导体器件击穿时的反向恢复电流示意图；
图4为本发明实施例二提供的一种垂直双扩散金属氧化物半导体器件的剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图1为本发明实施例一提供的一种垂直双扩散金属氧化物半导体器件的制备方法流程示意图。图2a-图2m为本发明实施例一提供的一种垂直双扩散金属氧化物半导体器件的制备方法各步骤对应的剖面图。
参见图1，本实施例提供了一种垂直双扩散金属氧化物半导体器件的制备方法，该方法包括如下步骤：
步骤110、提供第一导电类型的衬底。
参见2a，本实施例是以N沟道VDMOS器件为例，其中第一导电类型为N型，本实施例需要提供N型衬底。在本实施例中，对单晶硅片进行N型离子重掺杂，N型离子重掺杂可以用N+来表示，N型离子例如可以为磷或砷，形成N+衬底10。示例性地，衬底材料选取的例如可以是(100)晶向、电阻率为0.003欧姆·厘米的磷掺杂的N型单晶硅。这主要是因为(100)晶向较(111)晶向来说，具有更小的界面态密度和相对较高的迁移率，可以获得较大的导通电流。在制作器件时，还可以用碳化硅、砷化镓、磷化铟或锗硅等半导体材料替代硅。
步骤120、在上述衬底的上方形成第一导电类型的外延层。
参见图2b，本实施例采用外延法，在N+衬底10的(100)晶向上生长N型离子轻掺杂单晶硅，N型离子轻掺杂可以用N-来表示，形成N-外延层20，N-外延层20的厚度及掺杂浓度直接决定VDMOS器件的击穿电压。外延生长就是指在N+衬底10上生长具有相同或接近的结晶学取向的薄层单晶的过程。
步骤130、在外延层的上方形成分裂栅结构，该分裂栅结构包括第一分裂栅区和第二分裂栅区，上述第一分裂栅区和上述第二分裂栅区之间形成中间开口结构，所述第一分裂栅区和所述第二分裂栅区的外侧形成外侧开口结构，所述第一分裂栅区和所述第二分裂栅区均包括第一绝缘层和设置在所述第一绝缘层上方的多晶体硅层。
参见图2c和图2d，本实施例在N-外延层20的上方形成分裂栅结构，该分裂栅结构包括第一分裂栅区300和第二分裂栅区301，第一分裂栅区300和第二分裂栅区301之间形成中间开口结构302，第一分裂栅区300和第二分裂栅区301的外侧形成外侧开口结构303，第一分裂栅区300和第二分裂栅区301均包括第一绝缘层30和第一绝缘层30上方的多晶硅层40。
本实施例中形成的分裂栅结构，在不影响阈值电压的前提下，减小了栅面积，也就是减小的栅漏电容。类似的结构还包括梯形栅，半梯形栅等，其原理都是一样。具体形成工艺如下：
参见图2c，在N-外延层20的上方通过氧化或者淀积工艺形成第一绝缘层30，第一绝缘层30例如可以是二氧化硅，可以称为栅氧层。本发明实施例中在制备栅氧层时通常可以采用干氧氧化，该工艺方法的好处是得到的氧化层的界面态密度小，质量致密，因此可以有效地防止栅氧化层的击穿。
在上述步骤的基础上，参见图2d，在第一绝缘层30的上方通过淀积工艺形成分裂栅结构中的多晶硅层40。多晶硅层40，又称多晶硅栅。
步骤140、以上述第一分裂栅区和第二分裂栅区为掩膜，在上述外延层的上部形成第二导电类型的第一掺杂区和第二掺杂区，第一掺杂区位于中间开口结构的下方，第二掺杂区位于外侧开口结构的下方。
参加图2e-2i，在上述步骤的基础上，本实施例以第一分裂栅区300和第二分裂栅区301为掩膜，在N-外延层20的上部表面形成P型第一掺杂区200和第二掺杂区201，第一掺杂区200位于中间开口结构302的下方，第二掺杂区201位于外侧开口结构303的下方。
可选地，第一掺杂区200为P+掺杂区。
可选地，在第二掺杂区201中形成N+掺杂区，N+掺杂区位于第二掺杂区201上部。
可选地，在所述第二掺杂区201形成第二导电类型的重掺杂区。
需要说明的是，参见图2e，在形成掺杂区之前，例如可以通过刻蚀工艺去除中间开口结构302和外侧开口结构303下方的第一绝缘层30。先进行分裂栅结构的制作，然后再进行第一掺杂区200和第二掺杂区201的制备，例如在掺杂区内做淡硼及磷扩散。N型沟道的长度由这两次扩散进入第一绝缘层30下的结深决定，双扩散使分裂栅区的位置与N型沟道之间实现了第一掺杂区和第二 掺杂区的自对准效果。
参见图2f，在掺杂的过程中，以第一分裂栅区300和第二分裂栅区301为掩膜，先在外侧开口结构303下方的第二掺杂区201通过离子注入的工艺例如注入硼，扩散形成P型掺杂区。
参见图2g，再通过离子注入和扩散工艺形成第二掺杂区201上部的N+掺杂区2010。
参见图2h，在所述第二掺杂201区上部边缘形成P+掺杂区2011，P+掺杂区2011中的掺杂离子浓度大于P型掺杂区201，保证P型掺杂区201与源区金属有良好的接触。同时在中间开口结构302下方的第一掺杂区200形成P+掺杂区。
步骤150、在上述外延层的上方形成第二绝缘层，第二绝缘层覆盖上述第一分裂栅区和第二分裂栅区。
在上述步骤的基础上，参见图2i，在外延层20的上方形成第二绝缘层50，第二绝缘层50覆盖第一分裂栅区300和第二分裂栅区301。
示例性地，第二绝缘层50通常是通过淀积工艺制作完成的。第二绝缘层50，通常采用硼磷硅玻璃(boro-phospho-silicate-glass，BPSG)，它是掺有硼和磷的二氧化硅。由于硼磷杂质的加入使得二氧化硅原有的有序网络结构变得疏松，在高温下具备流体一样的流动能力。因此，BPSG薄膜具有良好的填空能力，常用在硅片表面的平坦化工艺中。此外BPSG还可以起到与第一层金属之间或者金属间的隔离。在本实施例中，BPSG起到了隔离多晶硅栅和源极金属的作用。
步骤160、去除第一掺杂区和第二掺杂区上方的第二绝缘层，以露出第一 掺杂区和第二掺杂区。
参见图2j，示例性地，通过刻蚀工艺去除第一掺杂区200和第二掺杂区201上方的第二绝缘层50，以露出第一掺杂区200和第二掺杂区201。
步骤170、在第一掺杂区、第二掺杂区上方和剩余的所述第二绝缘层的表面形成源区金属层，以及在与衬底的下方形成漏区金属层。
在上述步骤的基础上，参见图2k，在第一掺杂区200、第二掺杂区上方和剩余的第二绝缘层50的表面形成源区(source，S)金属层60，以及在衬底10的下方形成漏区(drain，D)金属层70。示例性地，淀积金属铝，形成源金属层60，以及在衬底10的下方淀积钛镍银，形成漏区金属层70。需要说明的是第一分裂栅区(gate，G)和第二分裂栅区的电信号，例如可以通过与源区金属层60在过孔连接，将其导出。
本实施例提供的垂直双扩散金属氧化物半导体器件的制备方法，通过在N-外延层20表面形成分裂栅结构，分裂栅结构的制作，减小了栅区的面积，即减少了反向电容，在不影响阈值电压的前提下，缩短了VDMOS器件作为开关器件时的开关时间，增大了开关的频率，减小了功耗，通过在N-外延层20的上部表面形成P型的第一掺杂区200和第二掺杂区201，对应形成了寄生二极管PN2和PN1，参见图2l。P型第一掺杂区与源区金属层60直接相连，在VDMOS器件寄生二极管PN2，可以抽取反向恢复电流，降低器件的反向恢复时间和反向恢复电荷，实现提高耐压的技术效果。
为了验证本发明的有益效果，利用软件对器件寄生二极管反向恢复的电流流向进行了仿真。参见图3，从图中可以看出，N-外延层中的电流分为三个通道，中间反向恢复电流通道流经第一掺杂区200，两侧的反向恢复电流流经第二掺杂区201，多条反向恢复电流通道缩短了寄生二极管的反向恢复时间和反 向恢复电荷；同时由于第一掺杂区200的P+掺杂，使器件承受反向耐压时耗尽层能更早的连在一起，提高了器件的耐压性能。
本发明实施例一提供的技术方案，其中是以第一导电类型为N型，第二导电类型为P型为例进行说明VDMOS器件的制备方法，另外，对于上述第一导电类型P型，第二导电类型为N型的情况也同样适用。
实施例二
本发明实施例二提供了一种垂直双扩散金属氧化物半导体器件，该半导体器件可以通过实施例一的制备方法制成，具体的，本发明实施例提供的垂直双扩散金属氧化物半导体器件包括：
第一导电类型的衬底。
第一导电类型的外延层，位于上述衬底的上方。
分裂栅结构，位于上述外延层的上方，包括第一分裂栅区和第二分裂栅区，第一分裂栅区和第二分裂栅区之间为中间开口结构，第一分裂栅区和第二分裂栅区的外侧为外侧开口结构，第一分裂栅区和第二分裂栅区均包括第一绝缘层和设置在第一绝缘层上方的多晶硅层。
外延层的上部为第二导电类型的第一掺杂区和第二掺杂区，第一掺杂区位于中间开口结构的下方，第二掺杂区位于外侧开口结构的下方。
第一分裂栅区和第二分裂栅区的上方为第二绝缘层。
在第一掺杂区、第二掺杂区上方和第二绝缘层的为源区金属层，以及在与衬底的下方为漏区金属层。
可选的，本发明实施例二中，其中的第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
以N沟道VDMOS为例，即第一导电类型为N型，第二导电类型为P型，N型离子重掺杂用N+表示，P型离子重掺杂用P+表示。以图2k为例，本实施例提供了一种N沟道垂直双扩散金属氧化物半导体器件的剖面图。参见图2l，该器件包括：N+衬底10。N-外延层20，位于N+衬底10的上方。分裂栅结构，位于N-外延层20的上方，包括第一分裂栅区300和第二分裂栅区301。第一分裂栅区300和第二分裂栅区301之间为中间开口结构302，第一分裂栅区300和第二分裂栅区301的外侧为外侧开口结构302，第一分裂栅区和第二分裂栅区均包括第一绝缘层30和设置在第一绝缘层上方的多晶硅层40。N-外延层20的上部表面为第二导电类型P+第一掺杂区200和P型第二掺杂区201，所述第一掺杂区200位于中间开口结构的下方，第二掺杂区位于外侧开口结构的下方。第一分裂栅区和第二分裂栅区的上方为第二绝缘层40。在第一掺杂区、第二掺杂区上方和第二绝缘层40的表面为源区金属层60，以及在与衬底10的下方为漏区金属层70。
本实施例提供的垂直双扩散金属氧化物半导体器件，通过在N-外延层20表面形成分裂栅结构，分裂栅结构的制作，减小了栅区的面积，即减少了反向电容，在不影响阈值电压的前提下，缩短了VDMOS器件作为开关器件时的开关时间，增大了开关的频率，减小了功耗，通过在N-外延层20的上部表面形成P+第一掺杂区200和P型第二掺杂区201，对应形成了寄生二极管PN2和PN1，参见图2l。在VDMOS器件寄生二极管，可以抽取反向恢复电流，降低器件的反向恢复时间和反向恢复电荷，实现提高耐压的技术效果。
可选地，第一掺杂区200为P+掺杂区。
可选地，第二掺杂区201中为N+掺杂区，N+掺杂区2010位于所述第二掺杂区201上部。
可选地，在第二掺杂区201上部边缘有P+掺杂区。
本发明实施例二提供的技术方案，其中是以第一导电类型为N型，第二导电类型为P型为例进行说明VDMOS器件的结构，另外，参见图4，对于上述第一导电类型P型，第二导电类型为N型的情况也同样适用。
上述仅对本发明中的具体实施例加以说明，但并不能作为本发明的保护范围，凡是依据本发明中的设计精神所作出的等效变化或修饰或等比例放大或缩小等，均应认为落入本发明的保护范围。
Claims (10)
1.一种垂直双扩散金属氧化物半导体器件的制备方法，其特征在于，包括：
提供第一导电类型的衬底；
在所述衬底的上方形成第一导电类型的外延层；
在所述外延层的上方形成分裂栅结构，所述分裂栅结构包括第一分裂栅区和第二分裂栅区，所述第一分裂栅区和所述第二分裂栅区之间形成中间开口结构，所述第一分裂栅区和所述第二分裂栅区的外侧形成外侧开口结构，所述第一分裂栅区和所述第二分裂栅区均包括第一绝缘层和设置在所述第一绝缘层上方的多晶体硅层；
以所述第一分裂栅区和所述第二分裂栅区为掩膜，在所述外延层的上部形成第二导电类型的第一掺杂区和第二掺杂区，所述第一掺杂区位于所述中间开口结构的下方，所述第二掺杂区位于所述外侧开口结构的下方；
在所述外延层的上方形成第二绝缘层，所述第二绝缘层覆盖所述第一分裂栅区和所述第二分裂栅区；
去除所述第一掺杂区和所述第二掺杂区上方的第二绝缘层，以露出所述第一掺杂区和所述第二掺杂区；
在所述第一掺杂区、所述第二掺杂区上方和剩余的所述第二绝缘层的表面形成源区金属层，以及在与所述衬底的下方形成漏区金属层。
2.根据权利要求1所述的方法，其特征在于，所述第一掺杂区为第二导电类型的重掺杂区。
3.根据权利要求1所述的方法，其特征在于，还包括：
在所述第二掺杂区中形成第一导电类型的重掺杂区，所述第一导电类型的重掺杂区位于所述第二掺杂区上部。
4.根据权利要求4所述的方法，其特征在于，包括：
在所述第二掺杂区上部边缘形成第二导电类型的重掺杂区。
5.根据权利要求1-4任一所述的方法，其特征在于，包括：
所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
6.一种垂直双扩散金属氧化物半导体器件，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的外延层，位于所述衬底的上方；
分裂栅结构，位于所述外延层的上方，包括第一分裂栅区和第二分裂栅区，所述第一分裂栅区和所述第二分裂栅区之间为中间开口结构，所述第一分裂栅区和所述第二分裂栅区的外侧为外侧开口结构，所述第一分裂栅区和所述第二分裂栅区均包括第一绝缘层和设置在所述第一绝缘层上方的多晶硅层；
所述外延层的上部为第二导电类型的第一掺杂区和第二掺杂区，所述第一掺杂区位于所述中间开口结构的下方，所述第二掺杂区位于所述外侧开口结构的下方；
所述第一分裂栅区和所述第二分裂栅区的上方为第二绝缘层；
在所述第一掺杂区、所述第二掺杂区上方和所述第二绝缘层的表面为源区金属层，以及在与所述衬底的下方为漏区金属层。
7.根据权利要求6所述的垂直双扩散金属氧化物半导体器件，其特征在于，所述第一掺杂区为第二导电类型的重掺杂区。
8.根据权利要求6所述的垂直双扩散金属氧化物半导体器件，其特征在于，还包括：
所述第二掺杂区中为第一导电类型的重掺杂区，所述第一导电类型的重掺杂区位于所述第二掺杂区上部。
9.根据权利要求8所述的垂直双扩散金属氧化物半导体器件，其特征在于，包括：
在所述第二掺杂区上部边缘有第二导电类型的重掺杂区。
10.根据权利要求6-9任一所述的垂直双扩散金属氧化物半导体器件，其特征在于，包括：
所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
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