CN1215229A - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

Info

Publication number
CN1215229A
CN1215229A CN98102051A CN98102051A CN1215229A CN 1215229 A CN1215229 A CN 1215229A CN 98102051 A CN98102051 A CN 98102051A CN 98102051 A CN98102051 A CN 98102051A CN 1215229 A CN1215229 A CN 1215229A
Authority
CN
China
Prior art keywords
district
type impurity
conductive
region
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN98102051A
Other languages
English (en)
Other versions
CN1099706C (zh
Inventor
今井清隆
大西秀明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1215229A publication Critical patent/CN1215229A/zh
Application granted granted Critical
Publication of CN1099706C publication Critical patent/CN1099706C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种制造半导体器件的方法,包括的步骤有:在具有SOI结构的一基片上形成一器件分离区以截断第一和第二器件形成区;在第一和第二器件形成区上形成栅氧化膜;将第一和第二导电型杂质引入第一和第二器件形成区,至少在第一器件区上用第一导电型杂质形成一第一沟道型晶体管和用第二导电型杂质形成第一沟道型晶体管的源－漏区;将第一和第二导电型杂质选择地引入第二器件形成区,在其上形成一第二沟道型晶体管的一沟道区和一源－漏区。

Description

一种半导体器件的制造方法
本发明涉及一种半导体器件的制造方法，且尤其是制造隔离栅场效应晶体管的方法。
在光刻工艺中，要求精细的掩膜图形和高精度的定位。因此，用于向晶片传送图形的高性能的分级器已开发出，然而分级器的价格提高。因此，所需的高精度的掩膜的价格被增加。在此情况下，为了减少成本和缩短开发周期，最有效的是减少制造大规模半导体集成电路(LSI)所用的掩膜的数量。
一种常规的标准CMOS制造方法(后面称为第一已有技术)到形成铝布线为止需要八层掩膜。基于此，已提出了一种减少掩膜数的CMOS工艺(后面称为第二已有技术)。在这种方法中使用了反掺杂，与第一已有技术相比制造CMOS的掩膜数可以减少两个。
然而，在第二已有技术中，形成PMOS沟道区的注入是在消除较早注入的NMOS沟道区的杂质分布图的情况下进行的。因此，自表面起PMOS区的深度比NMOS区的深度大。因此，在具有PMOS晶体管的源-漏区的结处沟道区的浓度增大，因此结电容增加。
此外，用于形成PMOS源-漏区的SDBF2注入是在消除较早注入的SDAs的杂质分布图的情况下进行的。因此，被形成的PMOS源-漏区的结深度将大于NMOS区的结深度。因此，PMOS比NMOS更可能受到短沟道影响，因此难于制作具有短栅极长度的精细晶体管。
如上所述，在第二已有技术中，虽然掩膜数减少了，但是PMOS晶体管必须增加源-漏结电容，且由于短沟道作用难于制作精细结构。因此，在第二已由技术中的形成的PMOS晶体管的性能比在第一已有技术中形成的低。
本发明的目的是提供一种制造CMOS晶体管的方法，它能够使用最少的掩膜制造晶体管，同时保持在NMOS晶体管和PMOS晶体管二者中沟道区结深度和源-漏结深度相等。
根据本发明，一种制造半导体器件的方法包括：
在具有SOI结构的一基片上形成一器件分离区以截断第一器件形成区和第二器件形成区；
在第一器件形成区和第二器件形成区上形成栅氧化膜；
将第一导电型杂质和第二导电型杂质引入第一器件形成区和第二器件形成区，至少在第一器件区上用第一导电型杂质形成一第一沟道型晶体管和用第二导电型杂质形成第一沟道型晶体管的源-漏区；
将第一导电型杂质和第二导电型杂质选择地引入第二器件形成区，在第二器件区上形成一第二沟道型晶体管的一沟道区和一源-漏区；
根据本发明的另一方面，一种用于制造半导体器件的方法包括如下步骤：
在具有SOI结构的一基片上形成一器件分离区以截断第一器件形成区和第二器件形成区；
在第一器件形成区和第二器件形成区各自的部分上形成栅氧化膜；
在第一器件形成区和第二器件形成区的栅氧化膜上形成栅极；
将第一导电型杂质引入第一器件形成区和第二器件形成区，至少在第一器件形成区上形成一第一沟道型晶体管的沟道区；
将第二导电型杂质引入第一和第二器件形成区，同时用栅极作为掩膜至少在第一器件形成区上形成第一沟道型晶体管的一源-漏区；
将第二导电型杂质选择地引入第二器件形成区，至少在第二器件形成区上形成一第二沟道型晶体管的沟道区；
将第二导电型杂质选择地引入第二器件形成区，同时用栅极作为掩膜至少在第二器件形成区上形成第二沟道型晶体管的一源-漏区。
将结合附图对本发明作详细的描述。
图1A至2D示出了用于制造晶体管的第一常规方法的剖面图；
图3A至4D示出了用于制造晶体管的第二常规方法的剖面图；
图5A至6B示出了本发明的第一最佳实施例的用于制造半导体器件的方法的剖面图；
图7A至8B示出了本发明的第二最佳实施例的用于制造半导体器件的方法的剖面图；
在描述最佳实施例的制造半导体器件的方法之前，先对图1A至4D的用于制造CMOS晶体管的常规方法作一说明。
第一已有技术的工艺将在图1A至2D中加以说明。
如图1A所示，在硅基片1上生长填充氧化膜4和氮化膜5，然后通过使用第一掩膜对氮化膜5制图，然后用氧化工艺形成用于器件分离的域氧化膜6。
接下来，如图1B所示，在除去氮化膜5之后，通过使用第二掩膜，注入用于在PMOS形成区形成一N阱区7的P杂质和用于形成PMOS沟道区8的N杂质。
接下来，如图1C所示，通过使用第三掩膜，注入用于在NMOS形成区形成一P阱区9的P杂质和用于形成NMOS沟道区10的N杂质。
然后，如图1D所示，生长栅氧化膜11和一层多晶硅层，然后通过使用第四掩膜形成栅极12。
然后，如图1E所示，N杂质，例如砷被注入在整个表面上，以致于用一个步骤形成NMOS的LDD(轻掺杂漏)区和PMOS的槽区。
然后，如图2A所示，生长隔离膜以后，例如氧化膜或氮化膜，进行各向同性的蚀刻以在栅极12的侧壁上形成侧壁隔离膜15。由于较早进行的砷注入，LDD区13被形成在NMOS晶体管的侧壁隔离膜15的下面，而槽区14是形成在PMOS晶体管的侧壁隔离膜15的下面。
然后，如图2B所示，在用第五掩膜覆盖后，N杂质，例如砷被注入以形成NMOS晶体管的源-漏区16和用于固定PMOS晶体管的势阱的一N阱接触区17。
然后，如图2C所示，在用第六掩膜覆盖后，P杂质，例如BF2被注入以形成PMOS晶体管的源-漏区18和用于固定NMOS晶体管的势阱的一P阱接触区19。
然后，如图2D所示，生长层间膜20以后，通过使用第七掩膜形成接触孔21，并用第八掩膜形成金属配线22。
第二已有技术的工艺将在图3A至4D中描述。
如图3A所示，在硅基片1上生长填充氧化膜4和氮化膜5，然后通过使用第一掩膜对氮化膜5制图，然后用氧化工艺形成用于器件分离的域氧化膜6。
接下来，如图3B所示，在整个表面上注入用于形成一P阱区9的N杂质和用于形成NMOS沟道区10的P杂质。
接下来，如图3C所示，通过使用第二掩膜注入用于仅在PMOS形成区形成一N阱区7的P杂质和用于形成PMOS沟道区8的N杂质。在此例中，为形成N阱区注入了较高的P杂质量，以消除杂质分布形成P阱区9。此外，为形成N杂质注入了较高的杂质量，以消除N栅极注入的杂质分布。这样一种方法称作反掺杂。
然后，如图3D所示，在生长栅氧化膜11和一层多晶硅层之后，通过使用第三掩膜形成栅极12。
然后，如图3E所示，N杂质，例如砷被注入在整个表面上。
然后，如图4A所示，生长隔离膜以后，例如氧化膜或氮化膜，进行各向同性的蚀刻以在栅极12的侧壁上形成侧壁隔离膜15。由于较早进行的砷注入，LDD区13被形成在NMOS晶体管的侧壁隔离膜15的下面，而槽区14是形成在PMOS晶体管的侧壁隔离膜15的下面。
然后，如图4B所示，N杂质，例如砷(SDAs注入)，被注入在整个表面上以形成NMOS晶体管的源-漏区16和用于固定PMOS晶体管的势阱的一N阱接触区17。
然后，如图4C所示，在用第四掩膜覆盖后，P杂质，例如BF2(SDBF2)被注入以形成PMOS晶体管的源-漏区18和用于固定NMOS晶体管的势阱的一N阱接触区19。在此例中，注入了较高量的BF2杂质以消除SDAs注入的杂质分布。
然后，如图4D所示，生长层间膜20以后，通过使用第五掩膜形成接触孔21，并用第六掩膜形成金属配线22。
下面将描述在图5A至6B中的第一最佳实施例的制造半导体器件的方法。
如图5A所示，在硅基片1构成的SOI结构的基片上生长填充氧化膜4和氮化膜5，埋入氧化膜2和SOI(绝缘体基外延硅)层3，然后通过使用第一掩膜对氮化膜5制图，然后用氧化工艺形成用于器件分离的域氧化膜6。在此，SOI层3的厚度是30至70nm。例如，SOI层3是块状硅。SOI结构可以用一种方法形成，即将氧注射入硅基片以形成埋入氧化膜2，然后在基片的表面形成SOI层3，或用另一种方法，即在硅基片上沉积氧化膜，然后蚀刻硅基片形成SOI层，接着将硅基片1附到氧化膜上。
接下来，如图5B所示，在生长栅氧化膜11和一层多晶硅层之后，通过使用第二掩膜形成栅极12。
然后，如图5C所示，用栅极12作为掩膜蚀刻栅氧化膜11,N杂质，例如砷被在10至30KeV以1×1013至1×1014/cm-2的量注入在整个表面上，同时使用栅极12作为掩膜。
然后，如图5D所示，生长隔离膜以后，例如氧化膜或氮化膜，进行各向同性的蚀刻以在栅极12的侧壁上形成侧壁隔离膜15。由于较早进行的砷注入，LDD区13被形成在NMOS晶体管的侧壁隔离膜15的下面，而槽区14是形成在PMOS晶体管的侧壁隔离膜15的下面。槽区14防止适于扩散的硼而不是砷扩散入晶体管的沟道区8以组成晶体管的源-漏区。因此，可以抑制短沟道效应。
然后，P杂质，例如硼，被注入在整个表面上以致使它能够到达栅氧化膜11下面的整个SOI层3。通过在整个表面上的硼注入，形成了NMOS晶体管的沟道区10。注入能量是由栅极12的厚度、栅氧化膜11和SOI层3确定的。例如，当多晶硅栅极12为200nm，栅氧化膜11为6nm以及SOI层3为50nm厚时，则是在60至80KeV以2×1012至5×1012/cm-2的量注入的。在此情况下，当通过向栅极施加一电压正好在栅氧化膜11下沟道区中形成一逆转层时，在逆转层下面延伸的一耗尽层到达埋入氧化膜2。在SOI基片上形成的并具有这样一种结构(即在逆转层下面延伸的一耗尽层到达埋入氧化膜2)的晶体管通常被称作全耗尽晶体管。在此结构中，当操作晶体管时在正好在栅极12下的沟道区10完全地被耗尽，并且在SOI层3(沟道区10)中没有任何空档区存在。因此，用于固定此区电势的体接触(对应于在第一和第二已有技术中的常规块基片的阱接触17和19)不必要形成。
此外，N杂质，例如砷(SDAs注入)，被注入在整个表面以形成NMOS晶体管的源-漏区16。注入条件是在20至50KeV下以1.5×1015/cm-2。N杂质是在栅极12和栅氧化膜11用作掩膜的情况下注入的。因此，杂质不会被注入NMOS沟道区10。按此注入，NMOS晶体管的栅极12被变为N型。
然后，如图6A所示，通过使用第三掩膜，将N杂质，例如磷，仅注入PMOS晶体管区以形成PMOS沟道区8。当形成如上所述的具有栅极12、栅氧化膜11和SOI层3的NMOS例子的全耗尽结构时，注入条件是在150至200KeV下3×1012至9×1012/cm-2(注入量)。离子注入的拖尾被隐藏在埋入氧化膜2中，因此NMOS和PMOS晶体管二者的沟道区具有将由SOI层3的厚度确定的相同的厚度。
此外，进一步对于磷注入，P杂质，例如BF2(SDBF2)被注入以形成PMOS晶体管的源-漏区18。BF2的注入条件是在30KeV下3×1015至5×1015/cm-2。P杂质是在栅极12和栅氧化膜11用作掩膜的情况下注入的。因此，BF2不会被注入PMOS晶体管的PMOS沟道区8。按此注入，PMOS晶体管的栅极12被变入P型。离子注入的拖尾被隐藏在埋入氧化膜2中，因此NMOS和PMOS晶体管二者的源-漏区具有将由SOI层3的厚度确定的相同的厚度。
然后，如图6B所示，在生长层间膜20之后，通过使用第四掩膜形成接触孔21，并通过使用第五掩膜形成金属配线22。
下面将描述在图7A至8B中的第二最佳实施例的制造半导体器件的方法。
图7A至图7C的步骤与图5A至图5C的步骤相同，因此将予以省略。
如图7D所示，N杂质，例如磷，被在整个表面上注入以致使它能够到达栅氧化膜11下面的整个SOI层3。通过在整个表面上的磷注入，形成了PMOS晶体管的沟道区8。注入能量是由栅极12的厚度、栅氧化膜11和SOI层3确定的。例如，当多晶硅栅极12为200nm，栅氧化膜11为6nm以及SOI层3为50nm厚时，则是在150至200KeV下以1×1012至3×1012/cm-2的量注入的。在此情况下，当通过向栅极12施加一电压正好在栅氧化膜11下沟道区中形成一逆转层时，在逆转层下面延伸的一耗尽层到达埋入氧化膜2。
此外，P杂质，例如BF2，被注入在整个表面以形成PMOS晶体管的源-漏区18，同时使用栅极12和侧壁隔离膜15用作掩膜。注入条件是在15至30KeV下1×1015至1.5×1015/cm-2。因此，BF2不会被注入PMOS沟道区10。
然后，如图8A所示，通过使用第三掩膜，将P杂质，例如硼，仅注入NMOS晶体管区以形成NMOS沟道区10。当形成如上所述的具有栅极12、栅氧化膜11和SOI层3的NMOS例子的全耗尽结构时，注入条件是在20至50KeV下2×1012至6×1012/cm-2(注入量)。离子注入的拖尾被隐藏在埋入氧化膜2中，因此NMOS和PMOS晶体管二者的沟道区具有将由SOI层3的厚度确定的相同的厚度。
然后，进一步对于硼注入，N杂质，例如砷(SDAs)被注入以形成PMOS晶体管的源-漏区18，同时使用栅极12和侧壁隔离膜15用作掩膜。As的注入条件是在30KeV(能量)下3×1015至5×1015/cm-2(注入量)。离子注入的拖尾被隐藏在埋入氧化膜2中，因此NMOS和PMOS晶体管二者的源-漏区具有将由SOI层3的厚度确定的相同的厚度。在此情况下，As不可能被注入到NMOS晶体管的沟道区。
然后，如图8B所示，在生长层间膜20之后，通过使用第四掩膜形成接触孔21，并通过使用第五掩膜形成配线22。
在第一实施例中，直到形成第一铝配线为止的步骤可以仅用五个掩膜完成，这是因为不需要形成P阱和N阱。还有，NMOS和PMOS的沟道区10和8的结深度和源漏区16和18的结深度是由SOI层3的厚度确定的。因此，在第二已有技术中由PMOS的沟道区8和源-漏区18加深引起的性能的变差不会发生。
在第二实施例中，SDAs是在整个表面上注入SDBF2之后注入的。因此，SDAs的注入量可以增加，从而改善了NMOS的栅极的耗尽。
虽然为了完全清楚的公开，根据特定的实施例已对本发明进行了详细描述，对于本领域的熟练者对所述内容所能做的具体的改动和变形也均在本发明的保护范围内。

Claims (6)

1．一种制造半导体器件的方法，其特征在于包括如下步骤：
在具有SOI结构的一基片上形成一器件分离区以截断第一器件形成区和第二器件形成区；
在第一器件形成区和第二器件形成区上形成栅氧化膜；
将第一导电型杂质和第二导电型杂质引入所述的第一器件形成区和所述的第二器件形成区，至少在所述的第一器件区上用所述的第一导电型杂质形成一第一沟道型晶体管和用所述的第二导电型杂质形成第一沟道型晶体管的源-漏区；
将所述的第一导电型杂质和所述的第二导电型杂质选择地引入所述的第二器件形成区，在所述的第二器件区上形成一第二沟道型晶体管的一沟道区和一源-漏区；
2．根据权利要求1所述的制造半导体器件的方法，其特征在于：
所述的第一导电型杂质是N型的，所述的第二导电型杂质是P型的；
所述第一沟道型晶体管是NMOS晶体管，所述第二沟道型晶体管是PMOS晶体管。
3．根据权利要求1所述的制造半导体器件的方法，其特征在于：
所述的第一导电型杂质是P型的，所述的第二导电型杂质是N型的；
所述第一沟道型晶体管是PMOS晶体管，所述第二沟道型晶体管是NMOS晶体管。
4．一种制造半导体器件的方法，其特征在于包括如下步骤：
在具有SOI结构的一基片上形成一器件分离区以截断第一器件形成区和第二器件形成区；
在第一器件形成区和第二器件形成区上形成栅氧化膜；
在所述第一器件形成区和第二器件形成区的所述栅氧化膜上形成栅极；
将第一导电型杂质引入所述第一器件形成区和第二器件形成区，至少在所述第一器件形成区上形成一第一沟道型晶体管的沟道区；
将第二导电型杂质引入所述第一和第二器件形成区，同时用所述栅极作为掩膜至少在第一器件形成区上形成第一沟道型晶体管的一源-漏区；
将第二导电型杂质选择地引入所述第二器件形成区，至少在第二器件形成区上形成一第二沟道型晶体管的沟道区；
将第二导电型杂质选择地引入第二器件形成区，同时用栅极作为掩膜至少在第二器件形成区上形成第二沟道型晶体管的一源-漏区。
5．根据权利要求1所述的制造半导体器件的方法，其特征在于：
所述第一和第二沟道型晶体管是用绝缘体基外延硅(SOI)基片的完全耗尽场效应晶体管。
6．根据权利要求4所述的制造半导体器件的方法，其特征在于：
所述第一和第二沟道型晶体管是用绝缘体基外延硅(SOI)基片的完全耗尽场效应晶体管。
CN98102051A 1997-06-05 1998-06-05 隔离棚场效应晶体管的制造方法 Expired - Fee Related CN1099706C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP148016/1997 1997-06-05
JP09148016A JP3114654B2 (ja) 1997-06-05 1997-06-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1215229A true CN1215229A (zh) 1999-04-28
CN1099706C CN1099706C (zh) 2003-01-22

Family

ID=15443228

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98102051A Expired - Fee Related CN1099706C (zh) 1997-06-05 1998-06-05 隔离棚场效应晶体管的制造方法

Country Status (4)

Country Link
US (1) US6150202A (zh)
JP (1) JP3114654B2 (zh)
KR (1) KR100304081B1 (zh)
CN (1) CN1099706C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1307689C (zh) * 2001-12-14 2007-03-28 先进微装置公司 用于使n－沟道与p－沟道晶体管个别最佳化的差别隔离层的形成方法
CN1320657C (zh) * 2001-12-20 2007-06-06 先进微装置公司 带有不同硅厚度的绝缘膜上硅装置
CN102931092A (zh) * 2012-10-26 2013-02-13 哈尔滨工程大学 一种自对准soi fd mosfet形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100582198B1 (ko) * 2000-02-24 2006-05-24 엘지.필립스 엘시디 주식회사 상보형 모스 박막트랜지스터의 제조방법
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US7518215B2 (en) * 2005-01-06 2009-04-14 International Business Machines Corporation One mask hyperabrupt junction varactor using a compensated cathode contact
US7875931B2 (en) * 2006-04-28 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with isolation using impurity
KR102113391B1 (ko) * 2018-05-03 2020-05-20 주세정 입체형상 제작키트

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
JPH0727975B2 (ja) * 1984-01-25 1995-03-29 セイコーエプソン株式会社 相補型薄膜トランジスタの製造方法
US4956311A (en) * 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
JP3218511B2 (ja) * 1991-02-08 2001-10-15 富士通株式会社 Ｓｏｉ構造半導体装置の製造方法
JPH0575041A (ja) * 1991-09-10 1993-03-26 Sony Corp Ｃｍｏｓ半導体装置
JPH05267600A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
JP3181695B2 (ja) * 1992-07-08 2001-07-03 ローム株式会社 Ｓｏｉ基板を用いた半導体装置の製造方法
US5654213A (en) * 1995-10-03 1997-08-05 Integrated Device Technology, Inc. Method for fabricating a CMOS device
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1307689C (zh) * 2001-12-14 2007-03-28 先进微装置公司 用于使n－沟道与p－沟道晶体管个别最佳化的差别隔离层的形成方法
CN1320657C (zh) * 2001-12-20 2007-06-06 先进微装置公司 带有不同硅厚度的绝缘膜上硅装置
CN102931092A (zh) * 2012-10-26 2013-02-13 哈尔滨工程大学 一种自对准soi fd mosfet形成方法

Also Published As

Publication number Publication date
US6150202A (en) 2000-11-21
JP3114654B2 (ja) 2000-12-04
KR100304081B1 (ko) 2001-10-19
KR19990006727A (ko) 1999-01-25
CN1099706C (zh) 2003-01-22
JPH10335484A (ja) 1998-12-18

Similar Documents

Publication Publication Date Title
CN1263119C (zh) 用于生产cmos器件的方法
CN100342505C (zh) 高压半导体器件及其制造方法
CN1716554A (zh) 一种p型mosfet的结构及其制作方法
CN1282253C (zh) 具有小袋的半导体器件及其制造
CN1290203C (zh) 半导体器件的结构及其制造方法
US20060131657A1 (en) Semiconductor integrated circuit device and method for the same
CN1790638A (zh) 具有区域化应力结构的金属氧化物半导体的场效晶体管
CN1007681B (zh) 半导体集成电路器件及其制造方法
CN1819201A (zh) 具有提高的载流子迁移率的半导体结构及其制造方法
CN1812129A (zh) 半导体器件及其制造方法
CN1643697A (zh) 应变翅片式场效应晶体管的结构和方法
CN1206712C (zh) 半导体装置的制造方法
CN1274025C (zh) 半导体器件及其制造方法
CN1423837A (zh) 用单附加掩模注入操作制造双阈值电压n沟道和p沟道mosfet的方法
CN1714451A (zh) 双晶体管或非器件
CN1901197A (zh) 垂直pnp晶体管及其制造方法
CN1252829C (zh) 场效应控制的晶体管及其制造方法
CN1956221A (zh) 具有介质应力产生区的晶体管及其制造方法
CN1099706C (zh) 隔离棚场效应晶体管的制造方法
CN1101059C (zh) 制作半导体器件的方法
CN1649173A (zh) 半导体器件及其制造方法
CN1801495A (zh) 半导体衬底、半导体装置和其制造方法
CN1096114C (zh) 具有双栅极半导体器件的制造方法
CN1956214A (zh) 场效应晶体管及其制造方法
CN85108671A (zh) 半导体集成电路器件及其制造工艺

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030926

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20030926

Address after: Kanagawa, Japan

Patentee after: NEC Corp.

Address before: Tokyo, Japan

Patentee before: NEC Corp.

C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee