CN1007681B - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法

Info

Publication number
CN1007681B
CN1007681B CN86100841A CN86100841A CN1007681B CN 1007681 B CN1007681 B CN 1007681B CN 86100841 A CN86100841 A CN 86100841A CN 86100841 A CN86100841 A CN 86100841A CN 1007681 B CN1007681 B CN 1007681B
Authority
CN
China
Prior art keywords
mentioned
mosfet
semiconductor
semiconductor region
district
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
CN86100841A
Other languages
English (en)
Other versions
CN86100841A (zh
Inventor
甲藤久郎
奥山幸祜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN86100841A publication Critical patent/CN86100841A/zh
Publication of CN1007681B publication Critical patent/CN1007681B/zh
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一半导体集成电路器件，在其内部电路的MOSFET的源和漏区是轻掺杂的漏结构，这是为了压制热载流子的出现，而在输入/输出电路中的MOSFET的源和漏区是具有高杂质浓度的掺磷结构，这是为了提高静电击穿电压的。

Description

本发明涉及半导体集成电路器件，特别是涉及一种半导体集成电路器件，其中采用了抗热载流子和抗静电击穿的措施，其内部电路具有金属氧化物半导体（MOS）场效应晶体管的轻掺杂漏（LDD）结构及其制造方法。
在半导体器件中，特别是微型化半导体器中，包括金属一氧化物-半导体场效应晶体管（MOSFETS），建议为防止热载流子的出现，对源庭漏采用LDD结构。LDD结构的源和漏区是由高掺杂浓度区和低掺杂浓度区构成的，高掺杂区与栅电极相隔开形成的（以下用与栅电极偏离形成来表示），而低掺杂浓度区是设置在高掺杂浓度区和栅电极之间。由于LDD结构，在沟道方向的漏边缘的电场减弱了，结果抑制了热载流子的出现。这样，由热载流子使元件特性退化会得到抑制，提高了可靠性。例如，在N-沟道的MOSFET（以下用NMOSFET）的情况下，上面提到低掺杂浓度区的浓度设置在1013/Cm-2的数量级，其长度在0.2到0.4μm之间。
LDD在国际电子工程师电子器件学报，第ED-29卷，第4册，第590页1982年帕·杰·桑（P·J·Tsang）等的文章中描述过（P·J·Tsang    et    al，IEEE    TRANSACTIONS    ON    ELECTRON    DEVICES，V01，ED-29，NO.4，P590（1982））。
使用LDD结构，发明者试验地制造了DRAMS（动态-随机存储器）等。然后，从中揭示出输入/输出电路中的静电击穿电压是成 问题的。即，在使用LDD结构的元件作为输入或输出电路的情况，外部静电能直接加在其上，特别是作为一个输入保护元件，既使对相当低的静电能，也会引起栅绝缘膜的击穿或破坏。因此，输入保护元件的导通电压由于低杂质浓度区的存在而提高了作用在栅绝缘膜上的电压，结果导致低的静电击穿电压。
发明者反复进行研究，发现了下述情况。
就防阻热载流子而言，制备用于输入输出电路的MOSFET的源和漏区，用磷比只用砷更有效。进而，在输入输出电路MOSFET的LDD源和漏区是由使用磷的低杂质浓度区的情况，杂质浓度是不满意的。也就是说，保护元件的导通电压变高。此外，为了形成源和漏区在高浓度磷用常规的方法（采用栅电极作为掩膜的方法）引入到衬底的情况，在栅极下面的有效沟道长度（栅有效长度）由于磷的扩散速度很大而变小。当打算克服这个缺点时，栅的长度增加了，这是和半导体器件微型化相背离的。当然，在只用砷形成源和漏区的结构时，热载流子问题出现了。
本发明的一个目的是提高MOS型半导体集成电路器件的击穿或破坏电压。
本发明的另一个目的是提供一种半导体器件，这种器件能提高半导体器件中的静电击穿或破坏电压（ESD），这种半导体器件是在其内部电路中采用LDD结构的MOSFET。
本发明的另一个目的是提供一种半导体器件，它能在提高静电击穿电压的同时使热载流子不易出现。
本发明进一步的目的是提供一种半导体器件，它能不用提高源和漏区的电阻而取得元件工作速度的提高。
本发明另一个目的是提供一种制造半导体器件的方法，它能容易地 生产前面提到的半导体器件，而不用大改变用于制备LDD结构的半导体器件的工艺。
上边提到的目的和其它目的及本发明的新的特点会从说明书的描述及其附图看得更加明显。
本发明的典型特性将概述如下。
在其内部电路中采用LDD结构的MOSFET半导体器件的输入或输出电路是由MOSFET结构构成的，其中源和漏区是由掺入高浓度磷而形成的。这样，取得了静电破坏电压的增加，而同时使热载流子不易出现。
进而，高浓度的磷是以这样的方法引入的，在栅电极两边上形成的侧壁间隔是作为掩模使用的。这样，尽管磷的扩散速度很大，能够形成与栅电极重迭很小的源和漏区。形成侧壁间隔的步骤可用现在形成内部电路的LDD结构的侧壁间隔的步骤，这样没有急剧增加工艺步骤。
图1是本发明的实施方案的截面图。
图2A-2G是用于制备图1中实施方案的工艺步骤截面图。
图3是本发明另一实施方案的剖面图。
图4A和4B是用于制备图3中实施方案的工艺中某些步骤的剖面图。
图5和图6分别示出了本发明应用于输入和输出电路例子的电路图。
图7是本发明又一实施方案的剖面图。
图1示出了本发明应用到半导体器件上的实施方案，比如，一个由互补MOSFETS构成的D-RAM。区1是一个区（输入/输出电路区），其中构成了一个用于输入/输出电路的元件，而区2是一个 区，（内部电路区），其中形成了构成一个内部电路而不是存储单元的元件。图示出了两个元件的截面。
作为输入/输出电路1的元件NMOSFET 11是在半导体衬底10上形成，半导体衬底10是由P-型硅单晶制备的，NMOSFET 12和P-沟道MOSFET（以下用‘PMOSFET’）13分别在衬底10上和这里提供的N-型阱14上形成内部电路2的元件。单一的MOSFET是由场绝缘膜（SiO2）15将其相互隔离，场绝缘膜（SiO2）15是隔离绝缘区膜的元件。
NMOSFET 11包括栅电极17，是由多晶硅制成的，是在栅绝缘膜（SiO2）16上形成的，作为源和漏区N型区18是在衬底10的主要表面中提供的。由SiO2构成的侧面间隔（绝缘膜）22是由低压化学气相淀积（CVD）工艺在栅电极17的两侧形成的。然而，MOSFET 11没有LDD结构。每一N型区18由区19（低浓度磷区）和区20（高浓度磷区）构成的。区19掺以低浓度磷，区20掺以高浓度磷。在这个例子的情况下，区19的浓度是或小于1013Cm-2（约1×1018Cm-3）区20为1-10×1015Cm-2。特别是，磷区20的浓度设置在1-20×1019Cm-3或更高。磷区20的浓度需要至少高于磷区26（下边将描述）的浓度。发明者已经验证，既使用如此高度的磷区作为源和漏区，热载流子出现是很小的，而同时抗静电破坏强度增加，这将在下边论述。此外，由区19和区20与衬底10确定的结的深度设置到0.2μm和0.5μm。高浓度磷区20其内部扩散终端，是在栅电极17两端的下面，形成能包围那里的低浓度磷区19的形状。
NMOSFET    12包括栅电极23，是由多晶硅在栅绝缘区膜16上形成的，N型区24作为源和漏区。侧壁间隔25是在栅电极23的两 边形成的。每一个N型区24是由低浓度磷区26和由高浓度砷掺杂的区27（砷区）构成的。特别是砷区27这样形成的，用侧壁间隔25使其离开栅电极23在衬底10的主表面的投影边，而低浓度磷区26这样形成，使其延伸到侧壁间隔25的下边。这样，所谓的LDD结构建成了。低浓度磷区26的浓度最大在1013Cm-2（约1×1018Cm-3）而砷区27是在5-10×1015Cm-2（1-4×1020Cm-3）。区26和27的结深是0.2μm和0.2-0.3μm。
PMOSFET 13包括一个栅极电极28，是由多晶硅在栅绝缘膜16上形成的。P型区29作为源和漏区在N型陷井14中形成的。在这个例子中，PMOSFET 13不是LDD结构。P型区29是由掺杂浓度约为5×1015Cm-2的硼形成的。
层33和34是由铂的硅化物或耐溶金属层分别在源和漏区18、24和29，与栅电极17、23和28的表面上形成。在图中，数字标号31是指内层绝缘膜，是由磷硅玻璃（PSG）或类似物制备的，数字标号32，是由铝制备的连线层。
图5示出输入电路图，而图6示出输出电路图，它们分别举例说明了输入/输出电路1。如图5和图6所示，输入/输出电路1是连接到焊点BP的电路。NMOSFETS 和PMOSFETSQ Q2分别采用NMOSFET 11和PMOSFET 13的同样结构。内部电路2包括除输入/输出电路1和存储单元以外部分，换句话说，一个电路如译码器，读出放大器，主放大器或任何的各种信号发生器。
在本实施方案中，存储单元中的NMOSFET采用和NMOSFET    12中相同结构。
根据这种结构，在内部电路2中的NMOSFET    12，N型区24是由砷区27和低浓度磷区26形成的LDD结构，这样，漏区24边缘 的电场能被节制到抑制热载流子的出现。结果，可防止阈值电压的波动，提高了内部电路2中特性的可靠程度。
另一方面，在输入/输出电路1的NMOSFET    11中，源和漏区（N型区）18是由高浓度磷区20，环包了低浓度磷区19而形成，这样，在高浓度磷区20和衬底10之间结的反向击穿电压变小。从而，抗静电破坏的栅绝缘膜的破坏电压可提高。
在设定源和漏区18为高杂质浓度时，电场强度提高了。然而，由于杂质是磷，杂质浓度的梯度和缓，因此，如砷那种情况的热载流子的产生不再出现。当然，在输入/输出电路中，基于元件尺寸和所加电压之间关系基础上的热载流子的影响原本就小。
进而，由于使用了硅化物层33，就可能减小了半导体区18的电阻而即使当采用磷作杂质时也会提高元件的工作速度。
下边将参照图2A-2G描述具有上述结构的半导体器件的制造方法。
首先，如图2A所示，在P型硅单晶衬底10中形成N型阱14，而后形成隔离绝缘膜（场绝缘膜）15和栅绝缘膜16。用CVD法在整个衬底表面上淀积多晶硅，用MOSFET    11、12和13的栅电极图形形成栅电极17、23和28，无许说明在D-RAM情形下第二层多晶硅也由这些栅电极所形成。
然后，如图2B所示，在PMOSFET 13的部分被光刻胶膜40掩蔽下，把低浓度磷（1013Cm-2或者更小），利用栅电极17和23作掩膜对整个表面进行离子注入。这样，形成了低浓度离子注入层41。同时，输入/输出电路区1可被光刻胶膜40很好地覆盖，以防止磷引入到NMOSFET 11的源和漏区。
在去掉光刻胶膜40之后，将得到的结构退火分别形成如图2C 中所示的NMOSFETS11和12中低浓度磷区19和26。用低压CVD或类似工艺在整个衬底表面形成SiO2膜42。
SiO2膜42用反应离子腐蚀（RIE）刻蚀，这样，在栅电极17、23和28的两侧分别形成侧壁间隔区22、25和30。如图2D中所示。
下一步，如图2E所示，在内部电路区2，即NMOSFET 12及PMOSFET 13的部分用光刻胶膜43掩蔽情况下，利用栅电极17和侧壁间隔区22作掩膜注入高浓度（1-10×1015Cm-2）磷。这样，形成了具有高浓度磷的离子注入层44。
在去掉光刻胶膜43之后，将得到的结构退火形成源和漏区18，它是由高浓度磷区20被低浓度磷区19包围而形成，如图2F中所示。
下面如图2F中所示，在PMOSFET 13和输入/输出电路区1，用光刻胶膜45掩蔽后，利用栅电极23和侧壁间隔区25作掩膜，把浓度为5-10×1015Cm-2的砷进行离子注入。这样，为NMOSFET 12形成了砷离子注入层46。
在去掉光刻胶膜45，经退火之后形成了如图2G中所示的砷区27。也就是说，内部电路2中的NMOSFET    12的源和漏区24形成了LDD结构。
其次，如图2G中所示，在NMOSFETS11和12被光刻胶膜47掩蔽状态下，利用栅电极28和侧壁间隔30作掩膜，用浓度为5×1015Cm-2的硼进行离子注入，这样形成了硼注入层。在去掉光刻胶膜47之后退火，形成了作为源和漏P+型区29。在这之后，在源和漏区上的绝缘膜16被去掉。接着，在整个衬底表面上形成了钼（Mo）或类似的金属膜，然后进行热处理形成硅化物，去掉 金属膜的未反应部分，这样形成了硅化物层33和34。
之后用众所周知的方法形成内层绝缘膜31，铝连线32和最后钝化膜（未示出），从而完成了图1中所示出的半导体器件。
用这个方法，输入/输出电路的NMOSFET可容易地在制备LDD结构的NMOSFET（12）的步骤上仅仅增加光刻胶膜43的掩蔽步骤，和如图2E中所示的掺杂高浓度磷的步骤形成。此外，在形成高浓度磷区20时，使用了侧壁间隔区22，因此，形成的高浓度磷区20可到需要的程度。沟道长度也可容易地形成到所需长度，而不会引起沟道长度的增加，这对微型化是有益的。
图3示出了本发明的另一实施方案。图中和图1所示的相同部分用于同样的符号，不再重复进行说明。
在这个例子中，对于输入/输出电路1的NMOSFET    11A源和漏区的每一个N型区18A包含一个低浓度磷区19和基本上能包围住区19的高浓度磷区20，在区20的侧表面上形成的砷区21比区20要浅，且与栅电极17相隔开。磷区19和20的浓度与前面的例子相同，砷区21的浓度与内部电路2的NMOSFET    12的砷区27的浓度相同。区19、20和21的深度分别是0.2μm，0.5μm和0.2-0.3μm。
制备这种半导体器件的方法如下。首先完成前例中图2A-图2E的工艺步骤。之后，如图4A所示，只把内部电路2的PMOSFET 12用光刻胶膜50掩膜后，将浓度为5-10×1015Cm-2的砷离子注入到硅中。将在NMOSFETS11A和12中形成的砷注入层，51进行退火，这样能形成与其相对应的栅极17和23相分离的砷区21和27。这样，在NMOSFET 11A中获得了上述结构的源和漏区18A，在NMOSFET 12中获得了LDD结构。
然后，如图4B所示，NMOSFETS11A和12用光刻胶膜52掩蔽，如果需要的话，可将侧壁间隔区30腐蚀出来或者去掉，再在其上进行硼离子注入。用退火形成源和漏区29。
然后形成内层绝缘区膜31，铝引线32和最后钝化膜，从而图3中的半导体器便完成了。
根据这个例子，将内电路2的NMOSFET    12形成如前边例子中的LDD结构，这样压制了热载流子的出现。另一方面，在输入/输出电路的NMOSFET    11A中，源和漏区18A的主要组成是高浓度磷区20，它延伸到栅电极17的两端，这样可增加静电破坏电压。还有，区20具有高掺杂浓度且使用了磷，这样压制了热载流子的产生。
还有，因为砷区21与栅电极隔开包括在源和漏区18A中，高浓度磷区20与栅电极17的重迭比前例要小，由于减小了结电容可增加跨导。当然，由于砷区21使源和漏区18A电阻的下降，可提高工作速度。
甚至在高浓度磷区20的没有达到栅电极17的两边的情况，低浓度磷区19利用栅电极17已经予先形成并可靠地延伸到这个栅的下边，这样没有损害MOS结构。
根据本发明，产生如下效果。
在其内部电路具有LDD结构的MOSFET导体器件中，对于输入/输出电路的MOSFET的源和漏是用掺入高浓度的磷构成的，这样能提高静电破坏电压。
由于源和漏区是用高浓度的磷构成的，不管高杂质浓度，浓度梯度是平缓的，这样可压制热载流子的出现。
由于磷的浓度高达1-20×1019Cm-3，所以可以压制热载 流子的出现，同时可提高静电破坏电压。
这里只提供了一个输入/输出电路是用高浓度磷形成的区，而其它的采用LDD结构，这样甚至在衬底和磷区的结电容增加时，整个1C的工作速度没有降低。
因为源和漏区是用砷区形成的，电阻可以减小，而获得速度的提高。
由于源和漏区是用砷区形成，就栅电极部分而论，磷区与栅电极之间重迭可减少，降低了结电容而增加了跨导。
由于栅电极和高浓度磷区之间的重迭可减少，所以缩小了有效栅的长度，这对元件的微小型化是有效的。
至少在内部电路被掩蔽的情况下，利用侧壁间隔进行高浓度磷的掺杂，于是利用侧壁间隔区至少对内部电路进行砷掺杂。这样，可在输入/输出电路中形成LDD结构，同时在一输入/输出电路中可形成高浓度磷的源和漏区。本发明的半导体器件可容易地用在制备LDD结构的NMOSFET工艺上增加掩蔽工艺步骤和掺杂高浓度磷的工艺步骤来制造。
在用栅电极作掩膜之前，已引入一种杂质的掺杂。因此，甚至在高浓度磷掺杂情况，在当高浓度磷扩散不充分时，也没破坏MOS结构。
上边，发明者的发明已结合实施方案进行了详细的描述。没有必要说本发明不必限制在上述的实施方案之中，在不脱离其宗旨范围的情况下可进行各种改进。
本发明对一MOSFET有效， 或 的漏是连接到焊点上的。特别是输入或输出信号加在其上的焊点。原因是在电路中与输入或输出信号直接加到焊点的部分易于产生静电击穿。
相应地，图5中的MOSFET
Figure 86100841_IMG6
不必形成MOSFET 11的同样结构。相反，本发明也可用到一NMOSFET，它的下一段的电路，与由MOSFET 或 构成的倒相器INV1或INV2连接，还有，只将N沟道MOSFET 或
Figure 86100841_IMG8
的漏区形成具有本发明结构是可能的。
MOSFET 11中的低杂质浓度区19可以取消。如图7中所示。MOSFET 11的每一个源和漏区18只是由高浓度磷区20构成的。可这样获得，如图2B中所示光刻胶膜40，覆盖整个输入/输出电路区1。也就是说，在CMOSIC中没有增加制造工艺步骤。在由NMOSFETS构成的IC（NMOSIC）中，对于没有PMOSFET 13的需增加掩蔽步骤。
如图7所示，可删去铂的硅化物或耐熔金属的层33和34。
如图5所示的一输入保护电阻R可用延伸MOSFET    11的源和漏区18形成。在由相同的半导体区18制备的区中形成一电阻R的情况继续延伸到区18，图7所示出的结构是理想的。也就是，MOSFET    11的源和漏区18只是由磷区20构成的。电阻R是由延伸任一磷区20形成的。为了将区20的薄层电阻置于合适的值，没有形成硅化物层33。由于同样的原因，至少没有形成砷区27。因此，电阻R可在很小的区域内形成。电阻R的一端连接到由铝层32制成的焊点BP上。
上述的由发明者作出的发明已在CMOS型的半导体器件的应用中进行了简要的描述，形成了应用的背景范围，而不仅限于此。本发明可适用于存储1C，也适用于除了DRAM以外的逻辑IC，只要在内部结构中包括一个MOSFET的LDD结构。此外，不仅适用于CMOSICS也适用于NMOSICS。本发明的LDD结构可包括至少 一个具有高杂质浓度的第一半导体区和一个具有低于第一半导体区的杂质浓度的第二半导体区，而且在比第一半导体区更靠近沟道侧（栅电极侧）的地方形成。第一半导体区不需要比第二半导体区深。一个焊点不仅包括引线的焊点，而且也包括使用一个碰撞电极或类似物的焊点。各种半导体区可与上述的导电型相反。磷和砷的浓度可在不离开本发明宗旨领域内进行各种变动。

Claims (14)

1、一半导体集成电路器件包括一个内部电路，它具有一个第一MOSFET，该MOSFET具有一个门电极和一个源和漏区，及具有一个第二MOSFET的输入电路区，该MOSFET具有一个门电极和一个源和漏区，所述的输入电路与上述的内部电路中的第一MOSFET的上述门电极连接，及一焊点，
其特征在于：
所述第一MOSFET的源和漏区具有高掺杂浓度的第一半导体区和比所述第一半导体区掺杂浓度低的第二半导体区并比第一半导体区更加靠近沟道侧。
所述第二MOSFET的源和漏区包括一个第三半导体区，具有比所述第二半导体区高的掺杂浓度并用与所述第一和第二半导体区不同的步骤形成。
2、根据权利要求1，一半导体集成电路器件，其中上述的第一和第二种MOSFET是N-沟道MOSFETS，上述的第一、第二和第三半导体区分别由引入砷、磷和磷到上述半导体衬底上而形成的。
3、根据权利要求2，一半导体集成电路器件，其中上述的第三半导体区的杂质浓度至少是1×1019/Cm3。
4、根据权利要求2，一半导体集成电路器件，进一步包括一个P-沟道型的第三种MOSFET，它是在上述半导体衬底上形成的。
5、根据权利要求4，一半导体集成电路器件，其中上述的第三半导体区的杂质浓度至少是1×1019/Cm3。
6、根据权利要求4，一半导体集成电路器件，其中上述的第三半导体区内包括一个区，该区是同上述形成第二半导体区相同工艺步骤形成的。
7、根据权利要求4，一半导体集成电路器件，其中上述的第三半导体区内包括一个区，该区是用形成上述第一半导体区同样的工艺步骤形成的。
8、根据权利要求4，一半导体集成电路器件进一步包括侧壁间隔区，这些间隔区是在上述第一、第二和第三种MOSFETS的每一栅电极的两侧形成的。
其中，上述的第一半导体区是由上述第一种MOSFET的上述栅电极和上述侧壁间隔区所确定的，以及上述的第二半导体区是由上述的第一种MOSFET的上述栅电极所确定的。
9、根据权利要求1的半导体集成电路器件，进一步包括一个电阻器，其一端与所述第二MOSFET的源或漏相连接，所述电阻器是由半导体区形成的，它是由所述的第三半导体区的相同步骤形成的，电阻器的另一端与焊点相连接。
10、一种制造半导体集成电路器件的方法，此种器件是在半导体衬底上形成的第一和第二N-沟道型MOSFETS和P-沟道型第三种MOSFET，包括：
在上述半导体衬底上形成上述第一、第二和第三MOSFETS的栅电极的工艺步骤;
在上述半导体衬底上形成第一次掩膜的工艺步骤，该掩膜至少覆盖住形成上述的第三MOSFET的区域;
在形成上述第一个掩膜版之后，将低浓度的第一导电型的杂质利用上述门电极作为掩膜引入到至少一个区以形成第一个MOSFET的引入工艺步骤，从而形成了第一半导体区;
在上述的第一、第二和第三种MOSFETS的每一栅电极两侧形成侧壁间隔的工艺步骤。
在上述半导体衬底上形成第二次掩膜的步骤，该掩膜覆盖住形成上述第一和第三MOSFETS的区域，
在形成上述第二掩膜之后，将第一导电型的杂质引入到形成上述的第二MOSFET的区域的工艺步骤，利用上述门电极，和上述侧壁间隔作为掩膜，从而形成了作为第二种MOSFET的源和漏区的第二半导体区，上述第二半导体区的杂质浓度比上述第一半导体区的杂质浓度高;
在上述半导体衬底上形成三次掩膜的工艺步骤至少要覆盖住形成上述第三MOSFET的一个区域，
在形成上述第三掩膜之后，将第一导电型的杂质引入到至少形成上述的第一MOSFET区域的工艺步骤，是采用上述门电极和上述侧壁间隔区作为掩膜，从而形成了第三半导体区，上述第三半导体的杂质浓度比上述第一半导体区的杂质浓度要高，上述的第一种MOSFET的源和漏区是由上述的第一和第三半导体区组成的，
在上述的半导体衬底上形成第四次掩膜的工艺步骤，该掩膜覆盖了形成上述的第一和第二种MOSFETS的区域;和
将第二导电型的杂质引入到形成上述第三种MOSFET区域的工艺步骤，是用上述栅电极和侧壁间隔作为掩膜，从而形成了作为第三种MOSFET的源和漏区的第四半导体区。
11、根据权利要求10制备半导体集成电路器件的方法，其中上述的第一、第二和第三半导体区分别由引入磷、磷和砷形成。
12、根据权利要求11制造一种半导体集成电路器件的方法，其中上述的第一掩膜的形成是为覆盖上述的区以形成上述的第三和第二MOSFETS。
13、根据权利要求11一种制造半导体集成电路器件的方法，其中上述的第三掩膜的形成是为覆盖上述的区以形成上述的第三和第二MOSFETS。
14、根据权利要求11一种半导体集成电路器件的方法，其中上述的第二半导体区的杂质浓度至少是1×1019/Cm3。
CN86100841A 1985-02-01 1986-01-31 半导体集成电路器件及其制造方法 Expired CN1007681B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP16508/85 1985-02-01
JP60016508A JPH0695563B2 (ja) 1985-02-01 1985-02-01 半導体装置

Publications (2)

Publication Number Publication Date
CN86100841A CN86100841A (zh) 1986-07-30
CN1007681B true CN1007681B (zh) 1990-04-18

Family

ID=11918210

Family Applications (1)

Application Number Title Priority Date Filing Date
CN86100841A Expired CN1007681B (zh) 1985-02-01 1986-01-31 半导体集成电路器件及其制造方法

Country Status (7)

Country Link
US (1) US4717684A (zh)
EP (1) EP0189914B1 (zh)
JP (1) JPH0695563B2 (zh)
KR (1) KR930001560B1 (zh)
CN (1) CN1007681B (zh)
DE (1) DE3685124D1 (zh)
HK (1) HK51294A (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247199A (en) * 1986-01-15 1993-09-21 Harris Corporation Process for forming twin well CMOS integrated circuits
US5215936A (en) * 1986-10-09 1993-06-01 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device having a lightly-doped drain structure
JPS63119574A (ja) * 1986-11-07 1988-05-24 Toshiba Corp 半導体装置の製造方法
US4978628A (en) * 1986-11-19 1990-12-18 Teledyne Industries, Inc. Drail-well/extension high voltage MOS transistor structure and method of fabrication
US4764482A (en) * 1986-11-21 1988-08-16 General Electric Company Method of fabricating an integrated circuit containing bipolar and MOS transistors
US4764477A (en) * 1987-04-06 1988-08-16 Motorola, Inc. CMOS process flow with small gate geometry LDO N-channel transistors
JPH07107919B2 (ja) * 1987-05-07 1995-11-15 松下電子工業株式会社 半導体集積回路
JPS6455855A (en) * 1987-08-27 1989-03-02 Mitsubishi Electric Corp Complementary type field effect transistor
US5086008A (en) * 1988-02-29 1992-02-04 Sgs-Thomson Microelectronics S.R.L. Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology
JPH0254959A (ja) * 1988-08-19 1990-02-23 Seiko Epson Corp 半導体装置
NL8900593A (nl) * 1989-03-13 1990-10-01 Philips Nv Halfgeleiderinrichting met een beveiligingsschakeling.
US4874713A (en) * 1989-05-01 1989-10-17 Ncr Corporation Method of making asymmetrically optimized CMOS field effect transistors
KR940004449B1 (ko) * 1990-03-02 1994-05-25 가부시키가이샤 도시바 반도체장치
JP2624878B2 (ja) * 1990-07-06 1997-06-25 株式会社東芝 半導体装置
JP2625602B2 (ja) * 1991-01-18 1997-07-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路デバイスの製造プロセス
JP2953192B2 (ja) * 1991-05-29 1999-09-27 日本電気株式会社 半導体集積回路
JP3119902B2 (ja) * 1991-07-16 2000-12-25 三菱電機株式会社 半導体装置およびその製造方法
US5268317A (en) * 1991-11-12 1993-12-07 Siemens Aktiengesellschaft Method of forming shallow junctions in field effect transistors
GB2286723B (en) * 1992-12-11 1997-01-08 Intel Corp A mos transistor having a composite gate electrode and method of fabrication
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
US5953582A (en) * 1993-02-10 1999-09-14 Seiko Epson Corporation Active matrix panel manufacturing method including TFTS having variable impurity concentration levels
US5838033A (en) * 1993-09-08 1998-11-17 Lucent Technologies Inc. Integrated circuit with gate conductor defined resistor
CN100578795C (zh) * 1993-10-01 2010-01-06 株式会社半导体能源研究所 半导体器件及其制造方法
US5472887A (en) * 1993-11-09 1995-12-05 Texas Instruments Incorporated Method of fabricating semiconductor device having high-and low-voltage MOS transistors
JP2682425B2 (ja) * 1993-12-24 1997-11-26 日本電気株式会社 半導体装置の製造方法
JPH07321306A (ja) * 1994-03-31 1995-12-08 Seiko Instr Inc 半導体装置およびその製造方法
US5432105A (en) * 1994-09-19 1995-07-11 United Microelectronics Corporation Method for fabricating self-aligned polysilicon contacts on FET source/drain areas
US5652155A (en) * 1995-10-30 1997-07-29 Advanced Micro Devices, Inc. Method for making semiconductor circuit including non-ESD transistors with reduced degradation due to an impurity implant
US5672527A (en) * 1996-03-08 1997-09-30 United Microelectronics Corp. Method for fabricating an electrostatic discharge protection circuit
US6037227A (en) * 1997-06-03 2000-03-14 United Microelectronics Corp. Method of making high density mask ROM having a two level bit line
US6603180B1 (en) * 1997-11-28 2003-08-05 Advanced Micro Devices, Inc. Semiconductor device having large-area silicide layer and process of fabrication thereof
JP3149937B2 (ja) * 1997-12-08 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
FR2773266B1 (fr) * 1997-12-31 2001-11-09 Sgs Thomson Microelectronics Structure electronique comprenant des transistors a haute et basse tension et procede de fabrication correspondant
US5953601A (en) * 1998-02-17 1999-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. ESD implantation scheme for 0.35 μm 3.3V 70A gate oxide process
US5897348A (en) * 1998-03-13 1999-04-27 Texas Instruments - Acer Incorporated Low mask count self-aligned silicided CMOS transistors with a high electrostatic discharge resistance
US5998247A (en) * 1998-04-09 1999-12-07 Texas Instruments - Acer Incorporated Process to fabricate the non-silicide region for electrostatic discharge protection circuit
JP2001127270A (ja) 1999-10-27 2001-05-11 Nec Corp 半導体装置及びその製造方法
KR100308087B1 (ko) * 1999-11-26 2001-11-05 박종섭 이에스디(ｅｓｄ) 보호 회로 및 그 제조방법
US6509223B2 (en) * 2001-01-19 2003-01-21 United Microelectronics Corp. Method for making an embedded memory MOS
EP1263033A1 (en) * 2001-05-24 2002-12-04 Texas Instruments Inc. Fabrication of analog core CMOS, digital core CMOS, and I/O CMOS transistors
US6563175B2 (en) * 2001-09-24 2003-05-13 Texas Instruments Incorporated NMOS ESD protection device with thin silicide and methods for making same
KR100574948B1 (ko) * 2003-08-23 2006-04-28 삼성전자주식회사 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법
JP2006019511A (ja) * 2004-07-01 2006-01-19 Fujitsu Ltd 半導体装置及びその製造方法
US7585737B2 (en) 2006-11-30 2009-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing double diffused drains in semiconductor devices
US8026135B2 (en) * 2007-08-15 2011-09-27 Texas Instruments Incorporated Formation of shallow junctions by diffusion from a dielectric doped by cluster or molecular ion beams
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3731161A (en) * 1970-09-05 1973-05-01 Nippon Electric Co Semiconductor integrated circuit
JPS5368581A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device
FR2445617A1 (fr) * 1978-12-28 1980-07-25 Ibm France Resistance a tension de claquage amelioree obtenue par une double implantation ionique dans un substrat semi-conducteur et son procede de fabrication
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
JPS5696850A (en) * 1979-12-30 1981-08-05 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS5715459A (en) * 1980-07-01 1982-01-26 Fujitsu Ltd Semiconductor integrated circuit
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4475280A (en) * 1980-12-24 1984-10-09 General Electric Company Method of making an integrated circuit incorporating low voltage and high voltage semiconductor devices
JPS5833870A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
US4590663A (en) * 1982-02-01 1986-05-27 Texas Instruments Incorporated High voltage CMOS technology with N-channel source/drain extensions
JPS59920A (ja) * 1982-06-23 1984-01-06 Fujitsu Ltd 半導体装置の製造方法
JPS5972759A (ja) * 1982-10-20 1984-04-24 Toshiba Corp 半導体装置の製造方法
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
JPS6072272A (ja) * 1983-09-28 1985-04-24 Toshiba Corp 半導体装置の製造方法
JPH0693494B2 (ja) * 1984-03-16 1994-11-16 株式会社日立製作所 半導体集積回路装置の製造方法
US4577391A (en) * 1984-07-27 1986-03-25 Monolithic Memories, Inc. Method of manufacturing CMOS devices
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication

Also Published As

Publication number Publication date
DE3685124D1 (de) 1992-06-11
US4717684A (en) 1988-01-05
KR860006840A (ko) 1986-09-15
HK51294A (en) 1994-05-27
EP0189914A2 (en) 1986-08-06
CN86100841A (zh) 1986-07-30
EP0189914B1 (en) 1992-05-06
JPS61177769A (ja) 1986-08-09
EP0189914A3 (en) 1987-04-15
JPH0695563B2 (ja) 1994-11-24
KR930001560B1 (ko) 1993-03-04

Similar Documents

Publication Publication Date Title
CN1007681B (zh) 半导体集成电路器件及其制造方法
US5510279A (en) Method of fabricating an asymmetric lightly doped drain transistor device
US5534723A (en) Semiconductor integrated circuit device having output and internal circuit MISFETS
US5170232A (en) MOS field-effect transistor with sidewall spacers
KR890004981B1 (ko) 반도체 장치
KR970703616A (ko) 바이폴라 트랜지스터 및 모스 트랜지스터를 구비한 반도체 장치의 제조 방법(method of manufacturing a semiconductor device with bicmos circuit)
EP0465045B1 (en) Method of field effect transistor fabrication for integrated circuits
US20030102512A1 (en) Vertical bipolar transistor formed using CMOS processes
CN1423837A (zh) 用单附加掩模注入操作制造双阈值电压n沟道和p沟道mosfet的方法
CN1812060A (zh) 半导体器件的制造方法
CN85108671A (zh) 半导体集成电路器件及其制造工艺
CN1106044C (zh) 抗静电电路的薄膜晶体管及其制造方法
CN1099706C (zh) 隔离棚场效应晶体管的制造方法
US6284579B1 (en) Drain leakage reduction by indium transient enchanced diffusion (TED) for low power applications
JPS63177471A (ja) Ｍｏｓ形半導体装置
US5641692A (en) Method for producing a Bi-MOS device
CN1147002C (zh) 半导体器件及其制造方法
EP0414226B1 (en) MOS field-effect transistor with sidewall spacers
KR930001562B1 (ko) 반도체 집적 회로장치의 제조방법
EP1296378A1 (en) MOS semiconductor device and manufacturing process thereof
JPH0235778A (ja) 半導体装置
JPH0469939A (ja) 絶縁ゲート型電界効果トランジスタ
JPS61203679A (ja) 高耐圧ｍｏｓトランジスタ
KR940010928B1 (ko) 모스 트랜지스터 및 그 제조방법
JPS6246571A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C13 Decision
GR02 Examined patent application
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term