CN1147002C - 半导体器件及其制造方法 - Google Patents
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Abstract
一种MOS晶体管，其包括轻掺杂P0杂质离子和源和漏延伸区和在SOI层的底部形成的N型杂质延伸区。在P+源区和掩埋氧化层之间形成P0源延伸区，在P+源区和掩埋氧化层之间形成P0源延伸区。在SOI层的底部形成的N型杂质延伸区，包括三个区域，N-型区(11 6a)、N--型区(102)和N-型区(116b)。在源和漏延伸区之间串联形成所述区域(116a、102和116b)，则可能防止在SOI层(100c)的底部产生体电流通路。
Description
技术领域
本发明涉及具有SOI(在绝缘体上生长半导体，Semiconductor OnInsulator)结构的半导体器件及其制造方法，特别是涉及具有SOI结构的MOS晶体管，其能够降低源极和漏极之间的击穿电压，改善其短沟道效应，还涉及这种MOS晶体管的制造方法。
背景技术
目前，在制造集成电路方面，由和NMOS晶体管相同的材料，例如，N+型多晶硅制成PMOS晶体管的栅电极，从而简化制造工艺。通常采用其中具有掩埋沟道的体型PMOS晶体管。具有SOI结构的PMOS晶体管利用N+型多晶硅层作为栅电极，因为其沟道区的硅厚度薄。在这种情况，利用其中有类似嵌入埋层沟道模型的积累模型的SOI PMOS晶体管。
图1是表示具有SOI结构的常规的MOS晶体管的横截面图。常规的具有SOI结构的MOS晶体管包括硅衬底10a、掩埋氧化膜10b和SOI层(例如，P-型半导体层)10c。在硅衬底10a的主表面上形成掩埋氧化层10b。在掩埋氧化层10b上形成SOI层10c。在SOI层10c上形成的MOS晶体管包括P+扩散区(例如，源/漏区)18、沟道区(例如，P-型半导体层的部分)和由P+多晶硅制成的栅电极14。在沟道区上形成栅电极14。并且在其间插入有栅氧化膜12。还有，在栅电极14两侧壁形成栅极隔离层16。
在上述结构中，如果利用N+型多晶硅层作为栅电极14，SOI层10c的厚度小于大约1000埃，即使不加栅电压也能充分耗尽其沟道区。这是因为沟道和栅电极之间的能带结构差别产生的。于是，在SOI层10c的底部不产生由P+(源)，P-(沟道)，和P+(漏)型区形成的体电流通道(中性区)。并且，当施加负栅电压时，可能在沟道区表面形成积累沟道。
但是，如果在具有上述结构的常规MOS晶体管中，SOI层10c的厚度是约1400埃，即使不加栅电压，也不充分耗尽沟道区。于是，在SOI层10c产生由P+(源)，P-(沟道)，和P+(漏)型区形成的体电流通道(中性区)，这样，即使不加栅电压，由于产生体电流，也增加一些漏电流。当在源和漏之间加电压时，容易在沟道区底部引起耗尽。这导致源漏击穿电压降低。
还有，如果在上述的结构中缩短沟道长度，则引起严重增加短沟道效应的新问题。
发明内容
本发明旨在解决上述问题，本发明的目的是提供具有SOI结构的MOS晶体管，能够有效地降低源和漏之间的击穿电压，并且改善短沟道效应。
本发明的另一个目的是提供具有SOI结构的MOS晶体管的制造方法，该晶体管能够有效地降低源和漏之间的击穿电压，并且改善短沟道效应。
本发明提供一种半导体器件，其包括：
具有主表面的半导体衬底；
在半导体衬底的主表面上形成的绝缘层；
在绝缘层上形成并具有元件形成区的半导体层；
在半导体层的元件形成区中形成的沟道区，所述的沟道区具有第一导电型；
在半导体层的底部所述沟道区的下面形成的杂质注入区，所述的杂质注入区具有和第一导电类型相反的第二导电类型；
一对第一导电类型的源/漏杂质扩散区，形成为在源杂质扩散区和漏杂质扩散区之间夹着在元件形成区中的沟道区；
在沟道区上形成的栅电极，一栅绝缘层形成在沟道区和栅电极之间；
在元件形成区中的源/漏杂质扩散区的下面分别形成的第一导电类型的一对扩散区延伸区，所述的扩散区延伸区相对于杂质扩散区具有相对低的掺杂浓度；
一对第二导电类型的杂质注入区延伸区，形成在元件区中的杂质注入区的两端，位于各扩散区延伸区和杂质注入区之间；
其中，在源/漏杂质扩散区下面分别形成有一对PN结，每个PN结由每个源/漏延伸区和与其相邻的每个杂质注入区延伸区构成；并且其中，杂质注入区延伸区相对于杂质注入区具有相对高的掺杂浓度，
其中，所有的扩散区延伸区、杂质注入区延伸区和杂质注入区都形成为直接和绝缘层接触，
其中，所述源/漏杂质扩散区延伸区中的掺杂浓度高于所述沟道区，并且低于所述源/漏杂质扩散区中的掺杂浓度。优选地，所述的半导体层具有大于1400埃的厚度。
本发明提供一种制造半导体器件的方法，其包括以下步骤：
在半导体衬底的主表面上形成半导体层，在其间具有绝缘层，形成SOI衬底；
把杂质注入到半导体层，形成直接和绝缘层接触的杂质注入区；
把杂质注入到半导体层，在第二导电类型的杂质注入区上形成第一导电类型的元件形成区；
在元件形成区上形成栅结构；
利用栅结构作为掩模把杂质注入到元件形成区，形成第一导电类型的第一杂质注入层，第三杂质注入层的杂质注入角度大致为15°；
利用栅结构作为掩模把杂质注入到元件形成区，在第一杂质注入层下面形成第一导电类型的第二杂质注入层，第二杂质注入层的杂质浓度低于第一杂质注入层；
利用栅结构作为掩模把杂质注入到杂质注入区，在杂质注入区形成第二导电类型的第三杂质注入层；
对所得到的结构进行热处理，以扩散第一、第二和第三杂质注入层；
其中，扩散第一杂质注入层形成一对源/漏区；扩散第二杂质注入区形成相对于上述源/漏区具有较低掺杂浓度的一对源/漏区延伸区；扩散第三杂质注入层，在杂质注入区的两端形成一对注入区延伸区，
其中，所有的扩散区延伸区、杂质注入区延伸区和杂质注入区，都形成为直接和绝缘层接触，
其中，所述源/漏杂质扩散区延伸区中的掺杂浓度高于所述沟道区，并且低于所述源/漏杂质扩散区中的掺杂浓度。
优选地，通过注入磷离子形成所述的杂质注入区。
优选地，在100KeV和8×1011原子/cm2的条件下，进行所述磷离子注入。
优选地，通过注入BF2离子形成所述的元件形成区。
优选地，在40KeV和7×1011原子/cm2的条件下，进行所述BF2离子注入。
优选地，在30KeV和2×1015原子/cm2的条件下，注入BF2离子来形成所述的第一杂质注入层。
优选地，在60KeV和1×1015原子/cm2的条件下，注入BF2离子，来形成所述的第二杂质注入层。
优选地，在180KeV和2×1013原子/cm2的条件下，注入砷离子，来形成所述的第三杂质注入层。
优选地，在相对SOI结构成15度角的条件下，注入所述的砷离子。
按照本发明的一个方面，提供一种具有SOI结构的半导体器件，其包括：具有主表面的半导体衬底；在半导体衬底的主表面上形成的绝缘层；在绝缘层上形成并具有元件形成区的半导体层；在半导体层的元件形成区中形成的沟道区，所述的沟道区具有第一导电型；在半导体层的底部形成的杂质注入区，所述的杂质注入区具有和第一导电类型相反的第二导电类型；一对第一导电类型的杂质扩散区，形成为其间夹着在元件形成区中的沟道区；在沟道区上形成的栅电极，在其间插入绝缘层；在元件形成区中的杂质扩散区的下面分别形成的第一导电类型的一对扩散区延伸区，所述的扩散区延伸区相对于杂质扩散区具有相对低的掺杂浓度；一对第二导电类型的注入区延伸区，形成在元件区中的杂质注入区的两端，位于各扩散区延伸区和杂质区之间；其中，在杂质扩散区下面分别形成一对PN结，每个PN结由每个扩散区和与其相邻的每个注入区延伸区构成；并且其中，注入区延伸区相对于杂质注入区具有相对高的掺杂浓度。
按照本发明的另一方面，提供一种制造具有SOI结构的半导体器件的方法，其包括以下步骤：在半导体衬底的主表面上形成半导体层，在其间具有绝缘层，形成SOI衬底；把杂质注入到半导体层，形成直接和绝缘层接触的杂质注入区；把杂质注入到半导体层，在第二导电类型的杂质注入区上形成第一导电类型的元件形成区；在元件形成区上形成栅结构；利用栅结构作为掩模把杂质注入到元件形成区，形成第一导电类型的第一杂质注入层；利用栅结构作为掩模把杂质注入到元件形成区，在第一杂质注入层下面形成第一导电类型的第二杂质注入层；利用栅结构作为掩模把杂质注入到杂质注入区，在杂质注入区内部形成第二导电类型的第三杂质注入层；进行热处理，以扩散第一、第二和第三杂质注入层；其中，扩散第一杂质注入层形成一对源/漏区；扩散第二杂质注入区形成相对于上述源/漏区具有较低掺杂浓度的一对源/漏区延伸区；扩散第三杂质注入层，在杂质注入区的两端形成一对注入区延伸区。
附图说明
下面结合附图来详述本发明的优选实施例。附图中：
图1是表示具有SOI结构的常规MOS晶体管的横截面图；
图2A至2D是表示按照本发明的实施例具有SOI结构的MOS晶体管的横截面图；和
图3是表示图1和图2D所示的MOS晶体管特性的曲线图。
具体实施方式
下面结合优选实施例叙述本发明，但是，要认识到，在不脱离所附权利要求书所限定的本发明的保护范围的情况下，可以广泛地修改和变化本发明。
参看图2D，按照本发明的实施例的新颖的MOS晶体管，包括一个SOI结构，其由硅衬底100a、掩埋氧化膜100b和SOI层(例如，，P-型半导体层)100c形成。在硅衬底100a的主表面上形成掩埋氧化层100b。在掩埋氧化层100b上形成SOI层100c。在SOI层100c上形成的MOS晶体管包括P+扩散区(例如，源和漏区)112a和112b、沟道区(例如，P-型半导体层)104和由P+型多晶硅构成的栅电极108。在沟道区形成栅电极108，在其间插入栅氧化膜106。另外，在栅电极108的两侧壁上形成栅隔离层110。
MOS晶体管还包括轻掺杂P0杂质离子的源和漏延伸区114a和114b和在SOI层100c底部形成的N型杂质注入区。在P+源区112a和掩埋氧化层100b之间，形成P0源延伸区114a，在P+漏区112b和掩埋氧化层100b之间，形成P0漏延伸区114b。在SOI层100c的底部形成的N型杂质注入区包括三个区域，即N-型区116a、N-型杂质注入区102和N-型区116b。在源和漏延伸区114a和114b之间顺次地形成上述区域116a、102和116b，则可能防止在SOI层100c的底部产生体电流通路。于是，当把电压施加在源和漏区112a和112b时，分别在源和漏区112a和112b区的下面形成PN结。由源/漏延伸区114a或114b和N-型区(即N-型延伸区)116a或116b构成各PN结。与图1所示的常规MOS晶体管的P+/P-结比较，虽然SOI层100c的厚度大于大约1400埃，这些PN结也可以用作有效地阻止产生体电流通路。而且，即使SOI层100c的厚度大于约1400埃，由于有PN结，所以难于在SOI层100c中产生耗尽区。这导致难于产生沟道穿通现象，由此可以改善短沟道效应。
下面，参照图2A至2D叙述制造上述的MOS晶体管的方法。
参照图2A，制造SOI衬底100，其具有硅衬底100a、掩埋氧化层100b和SOI层(例如，半导体层)100c。按照大约100KeV和约8×1011原子/cm2的条件，把N型杂质离子，例如，磷(P)离子注入到SOI衬底100的SOI层100c中，以便在SOI层100c的底部形成N-型杂质注入区102。接着，按照大约40KeV，7×1011原子/cm2的条件，把P型杂质离子，例如，BF2离子注入到SOI层100c中，以便形成元件形成区，特别是，位于在N-型杂质注入区102上的P-型沟道区104。
如图2B所示，顺序地淀积栅氧化层106和栅多晶硅层108，再利用众所周知的光刻工艺进行构图，来形成栅电极。在栅电极的两侧壁上，形成栅隔离层110，由此形成栅结构。
参看图2C，在大约30KeV和大约2×1015原子/cm2的条件下，利用栅结构作为源/漏形成掩模，把P型杂质，例如，BP2离子注入到SOI衬底100c，在SOI衬底100c的栅结构两侧形成杂质注入层112。同样的，在大约60KeV和大约1×1015原子/cm2的条件下，把BF2离子注入到SOI衬底100c，在杂质注入层112的下面和SOI衬底100c中，形成杂质注入层114。正如这里所看到的，杂质注入层114具有低于源/漏杂质注入层112的浓度和高于P-型沟道区104的浓度。接着，在大约180KeV和大约2×1013原子/cm2的条件下，利用栅结构作为掩模，把N型杂质，例如，砷(As)离子注入到N-型杂质注入区102，形成杂质注入层116。由于在相对于SOI衬底100大约15度角进行砷离子注入，和杂质注入层112和114的位置比较，在N-型杂质注入区102的内侧部分，形成杂质注入层116。
最后，如图2D所示，利用热处理扩散杂质注入层112、114和116，从而同时形成P+型源/漏区112a，112b、P0型源/漏延伸区114a，114b和N-型区116a，116b。
由图2D可见，P0源/漏延伸区114a和114b，分别位于P+型源/漏区112a和112b的下面。在N-型杂质注入区102的两端，形成N-型区形成116a和116b，分别位于P0型源/漏延伸区114a和114b的两侧。P0型源延伸区114a和N型区(即，N-型延伸区)116a构成一个PN结，即使SOI层100c的厚度大于1400埃，也能有效地用于阻止在源漏区之间的SOI层100c的底部产生体电流通路。P0型漏延伸区114a和N-型区(即，N-型延伸区)116b构成另一个PN结，用于有效地阻止在源漏区之间的SOI层100c的底部产生体电流通路。结果，如图3所示，能够改善源漏区之间的击穿电压。
这样，本发明的具有SOI结构的MOS晶体管具有下列优点，即使SOI厚度大于1400埃，由于在源/漏区的下面形成PN结，其能有效地阻止在SOI层底部产生体电流通路。
还有，本发明还有下列优点，因为有PN结，在SOI层的底部产生耗尽区是困难的。结果，不产生穿通现象，由此改进短沟道效应。
Claims (10)
1.一种半导体器件，其包括：
具有主表面的半导体衬底；
在半导体衬底的主表面上形成的绝缘层；
在绝缘层上形成并具有元件形成区的半导体层；
在半导体层的元件形成区中形成的沟道区，所述的沟道区具有第一导电型；
在半导体层的底部所述沟道区的下面形成的杂质注入区，所述的杂质注入区具有和第一导电类型相反的第二导电类型；
一对第一导电类型的源/漏杂质扩散区，形成为在源杂质扩散区和漏杂质扩散区之间夹着在元件形成区中的沟道区；
在沟道区上形成的栅电极，一栅绝缘层形成在沟道区和栅电极之间；
在元件形成区中的源/漏杂质扩散区的下面分别形成的第一导电类型的一对扩散区延伸区，所述的扩散区延伸区相对于杂质扩散区具有相对低的掺杂浓度；
一对第二导电类型的杂质注入区延伸区，形成在元件区中的杂质注入区的两端，位于各扩散区延伸区和杂质注入区之间；
其中，在源/漏杂质扩散区下面分别形成有一对PN结，每个PN结由每个源/漏延伸区和与其相邻的每个杂质注入区延伸区构成；并且其中，杂质注入区延伸区相对于杂质注入区具有相对高的掺杂浓度，
其中，所有的扩散区延伸区、杂质注入区延伸区和杂质注入区都形成为直接和绝缘层接触，
其中，所述源/漏杂质扩散区延伸区中的掺杂浓度高于所述沟道区，并且低于所述源/漏杂质扩散区中的掺杂浓度。
2.按照权利要求1所述的半导体器件，其中，所述的半导体层具有大于1400埃的厚度。
3.一种制造半导体器件的方法，其包括以下步骤：
在半导体衬底的主表面上形成半导体层，在其间具有绝缘层，形成SOI衬底；
把杂质注入到半导体层，形成直接和绝缘层接触的杂质注入区；
把杂质注入到半导体层，在第二导电类型的杂质注入区上形成第一导电类型的元件形成区；
在元件形成区上形成栅结构；
利用栅结构作为掩模把杂质注入到元件形成区，形成第一导电类型的第一杂质注入层；
利用栅结构作为掩模把杂质注入到元件形成区，在第一杂质注入层下面形成第一导电类型的第二杂质注入层，第二杂质注入层的杂质浓度低于第一杂质注入层；
利用栅结构作为掩模把杂质注入到杂质注入区，在杂质注入区形成第二导电类型的第三杂质注入层，第三杂质注入层的杂质注入角度大致为15°；
对所得到的结构进行热处理，以扩散第一、第二和第三杂质注入层；
其中，扩散第一杂质注入层形成一对源/漏区；扩散第二杂质注入区形成相对于上述源/漏区具有较低掺杂浓度的一对源/漏区延伸区；扩散第三杂质注入层，在杂质注入区的两端形成一对注入区延伸区，
其中，所有的扩散区延伸区、杂质注入区延伸区和杂质注入区，都形成为直接和绝缘层接触，
其中，所述源/漏杂质扩散区延伸区中的掺杂浓度高于所述沟道区，并且低于所述源/漏杂质扩散区中的掺杂浓度。
4.按照权利要求3所述的方法，其中，通过注入磷离子形成所述的杂质注入区。
5.按照权利要求4所述的方法，其中，在100KeV和8×1011原子/cm2的条件下，进行所述磷离子注入。
6.按照权利要求3所述的方法，其中，通过注入BF2离子形成所述的元件形成区。
7.按照权利要求6所述的方法，其中，在40KeV和7×1011原子/cm2的条件下，进行所述BF2离子注入。
8.按照权利要求3所述的方法，其中，在30KeV和2×1015原子/cm2的条件下，注入BF2离子来形成所述的第一杂质注入层。
9.按照权利要求3所述的方法，其中，在60KeV和1×1015原子/cm2的条件下，注入BF2离子，来形成所述的第二杂质注入层。
10.按照权利要求3所述的方法，其中，在180KeV和2×1013原子/cm2的条件下，注入砷离子，来形成所述的第三杂质注入层。
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