KR100308087B1 - 이에스디(ｅｓｄ) 보호 회로 및 그 제조방법 - Google Patents
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Abstract
본 발명은 ESD 특성 저하를 방지함과 동시에 소자의 오동작을 방지하도록 한 ESD 보호 회로 및 그 제조방법에 관한 것으로서, 제 1 도전형 반도체 기판 표면내의 소정영역에 형성되는 제 2 도전형 웰과, 상기 제 2 도전형 웰 상부에 게이트 절연막을 개재하여 형성되는 제 1 게이트 전극과, 상기 제 1 게이트 전극과 일정한 간격을 갖고 반도체 기판상에 게이트 절연막을 개재하여 형성되는 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극의 양측면에 형성되는 측벽 스페이서와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 제 1, 제 2 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과, 상기 제 1 게이트 전극에 연결되는 접지 라인을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 ESD(Electro StaticDischarge) 특성 저하를 억제하는데 적당한 ESD 보호 회로 및 그 제조방법에 관한 것이다.
일반적으로 반도체 제품이 딥 서브-마이크로(Deep Sub-micro)로 갈수록 실리사이드(Silicide) 공정의 적용이 요구된다. 그러나, 이 경우 제품의 성능은 향상되나 제품의 신뢰성 항목 중 하나인 ESD 특성은 오히려 저하된다.
즉, ESD 트랜지스터의 경우 ESD 특성은 드레인 콘택(Drain Contact)과 게이트(Gate)간의 저항에 의해 좌우된다. 다시 말하면, 저항이 충분히 커야 ESD 특성이 좋다.
그 이유는 게이트의 전체 넓이(Width)를 통해 ESD 펄스(Pulse)를 흐르게 하기 위해서는 밸러스티(Ballasting) 저항이 있어야 하기 때문이다.
따라서 실리사이드 공정의 경우는 드레인 콘택과 게이트간의 저항이 급격히 줄어들게 되어 상기와 같이 밸러스티 저항의 역할이 제대로 이루어지지 않아 ESD 특성이 나빠진다.
현재 실리사이드 공정을 적용할 경우 이러한 ESD 특성 저하를 억제하기 위해서는 실리사이드를 드레인 콘택과 게이트 사이에 형성시키지 않는 방법을 사용하고 있다.
이하, 첨부된 도면을 참고하여 종래의 ESD 보호 회로의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 ESD 보호 회로의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 노멀(Normal) 트랜지스터 영역과 ESD 트랜지스터 영역으로 구분된 반도체 기판(11)에 소자간 격리를 위하여 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(12)을 형성한다.
여기서 상기 STI 구조를 갖는 소자 격리막(12)은 반도체 기판(11)의 필드영역에 소정깊이를 갖는 트랜치를 형성한 후, 상기 트랜치 내부에 절연 물질을 매립하여 형성한다.
이어, 상기 반도체 기판(11)상의 각 영역에 게이트 절연막(13)을 개재하여 게이트 전극(14)을 형성한다.
여기서 상기 게이트 전극(14)은 반도체 기판(11)의 전면에 폴리 실리콘을 형성한 후, 포토 및 식각공정을 통하여 폴리 실리콘층을 선택적으로 제거하여 형성한다.
그리고 상기 게이트 전극(14) 양측면에 측벽 스페이서(15)를 형성하고, 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain)구조를 갖는 소오스/드레인 불순물 확산영역(16)을 형성한다.
여기서 상기 측벽 스페이서(15)를 형성하기 전에 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 불순물 이온을 주입하여 LDD 영역을 형성하는 공정이 추가된다.
그리고 상기 측벽 스페이서(15)는 게이트 전극(14)을 포함한 전면에 절연막을 형성한 후 전면에 에치백 공정을 실시하여 형성한다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 절연막(17)을 형성하고, 포토 및 식각공정을 통하여 상기 노멀 트랜지스터 영역에 형성된 절연막(17)만을 선택적으로 제거한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 고융점 금속을 형성한 후 열처리 공정을 실시하여 상기 절연막(17)이 제거된 노멀 트랜지스터 영역의 게이트 전극(14) 및 소오스/드레인 불순물 확산영역(16)이 형성된 반도체 기판(11)의 표면에 금속 실리사이드막(18)을 형성한다.
그리고 상기 절연막(17) 및 측벽 스페이서(15)에 의해 반도체 기판(11) 및 게이트 전극(14)과 반응하지 않는 고융점 금속을 습식식각으로 제거한다.
그러나 상기와 같은 종래의 ESD 보호 회로의 제조방법에 있어서 ESD 트랜지스터 영역에 실리사이드막의 형성을 방지하기 위한 절연막의 형성공정과 포토 및 식각 공정이 추가되는 문제점이 있었다.
즉, 절연막의 증착 공정시 추가 히트 사이클(Heat Cycle)이 발생하여 소자의 특성 변화가 생길 수 있고, 에치 공정시 소자 격리막의 로스(Loss)가 발생하여 접합 누설 전류가 증가할 수 있고, 액티브영역에 데미지가 발생할 수 있으며, ESD 트랜지스터의 게이트 전극에도 실리사이드막이 형성되지 않아 게이트 저항이 커져 게이트 딜레이(Gate Delay)가 증가한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정을 추가하지 않고 ESD 특성 저하를 방지함과 동시에 소자의 오동작을 방지하도록 한 ESD 보호 회로 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 ESD 보호 회로의 제조방법을 나타낸 공정단면도
도 2는 본 발명에 의한 ESD 보호 회로를 나타낸 구조단면도
도 3a 내지 도 3e는 본 발명에 의한 ESD 보호 회로의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : p형 반도체 기판 22 : 소자 격리막
23 : 포토레지스트막 24 : N-웰 영역
25 : 게이트 절연막 26 : 제 1 게이트 전극
27 : 제 2 게이트 전극 28 : LDD 영역
29 : 측벽 스페이서 30 : 소오스/드레인 불순물 확산영역
31 : 금속 실리사이드막 32 : 접지 라인
상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호회로는 제 1 도전형 반도체 기판 표면내의 소정영역에 형성되는 제 2 도전형 웰과, 상기 제 2 도전형 웰 상부에 게이트 절연막을 개재하여 형성되는 제 1 게이트 전극과, 상기 제 1 게이트 전극과 일정한 간격을 갖고 반도체 기판상에 게이트 절연막을 개재하여 형성되는 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극의 양측면에 형성되는 측벽 스페이서와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 제 1, 제 2 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과, 상기 제 1 게이트 전극에 연결되는 접지 라인을 포함하여 이루어짐을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호 회로의 제조방법은 제 1 도전형 반도체 기판 표면내의 일정영역에 제 2 도전형 웰을 형성하는 단계와, 상기 제 2 도전형 웰 상부의 반도체 기판상에 게이트 절연막을 개재하여 제 1 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극과 일정한 간격을 갖도록 반도체 기판상에 게이트 절연막을 개재하여 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계와, 상기 제 1 게이트 전극에 접지 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 ESD 보호 회로 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 ESD 보호 회로를 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, p형 반도체 기판(21)의 일정영역에 소자간 격리를 위해 형성되는 소자 격리막(22)과, p형 반도체 기판(21) 표면내의 소정영역에 형성되는 N-웰 영역(24)과, 상기 N-웰 영역(24)상부의 반도체 기판(21)상에 게이트 절연막(25)을 개재하여 형성되는 제 1 게이트 전극(26)과, 상기 제 1 게이트 전극(26)과 일정한 간격을 갖고 반도체 기판(21)상에 게이트 절연막(25)을 개재하여 형성되는 제 2 게이트 전극(27)과, 상기 제 1, 제 2 게이트 전극(26,27) 양측면에 형성되는 측벽 스페이서(29)와, 상기 제 1, 제 2 게이트 전극(26,27) 양측의 반도체 기판(21) 표면내에 형성되는 소오스/드레인 불순물 영역(30)과, 상기 제 1, 제 2 게이트 전극(26,27) 및 소오스/드레인 불순물 영역(30)이 형성된 반도체 기판(21)의 표면에 형성되는 금속 실리사이드막(31)과, 상기 제 1 게이트 전극(26)에 연결되는 접지 라인(32)을 포함하여 구성된다.
여기서 상기 제 1 게이트 전극(26)은 더미 게이트 전극이고, 제 2 게이트 전극(27)은 ESD 트랜지스터의 게이트 전극이다.
도 3a 내지 도 3e는 본 발명에 의한 ESD 보호 회로의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, p형 반도체 기판(21)에 소자간 격리를 위하여 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(22)을 형성한다.
여기서 상기 STI 구조를 갖는 소자 격리막(22)은 반도체 기판(21)의 필드영역에 소정깊이를 갖는 트랜치를 형성한 후, 상기 트랜치내부에 절연 물질을 매립하여 형성한다.
이어, 상기 반도체 기판(21)의 전면에 포토레지스트막(23)을 도포한 후, 노광 및 현상공정으로 포토레지스트막(23)을 패터닝한다.
그리고 상기 패터닝된 포토레지스트막(23)을 마스크로 이용하여 전면에 n형 불순물 이온 및 확산공정을 실시하여 노출된 반도체 기판(21)의 표면내에 N-웰 영역(24)을 형성한다.
여기서 상기 N-웰 영역(24)은 드레인(또는 소오스) 콘택과 게이트 사이에 저항을 형성하기 위해 형성한다.
도 3b에 도시한 바와 같이, 상기 포토레지스트막(23)을 제거하고, 상기 반도체 기판(21)상에 게이트 절연막(25)을 개재하여 더미(Dummy) 게이트 전극(이하, 제 1 게이트 전극이라 한다)(26)과 ESD 트랜지스터의 게이트 전극(이하, 제 2 게이트 전극이라 한다)(27)을 형성한다.
여기서 상기 제 1 게이트 전극(26)은 N-웰 영역(24)의 상부에 형성되고, 상기 제 1 게이트 전극(26)과 일정간격을 갖고 제 2 게이트 전극(27)이 형성된다.
한편, 상기 제 1 게이트 전극(26)은 이후 실리사이드 공정시 드레인(또는 소오스) 콘택과 게이트 사이에 실리사이드막이 형성되지 않게 블록킹(Blocking) 역할을 한다.
이어, 상기 제 1, 제 2 게이트 전극(26,27)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 저농도 불순물 이온을 주입하여 상기 반도체 기판(21)의 표면내에 LDD 영역(28)을 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(26,27) 양측면에 측벽 스페이서(29)를 형성하고, 상기 제 1, 제 2 게이트 전극(26,27) 및 측벽 스페이서(29)를 마스크로 이용하여 상기 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 반도체 기판(21)의 표면내에 LDD 영역(28)과 연결되는 소오스/드레인 불순물 확산영역(30)을 형성한다.
도 3d에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 고융점 금속을 형성한 후 열처리 공정을 실시하여 제 1, 제 2 게이트 전극(26,27) 및 소오스/드레인 불순물 확산영역(30)이 형성된 반도체 기판(21)의 표면에 금속 실리사이드막(31)을 형성한다.
이어, 상기 반도체 기판(21) 및 제 1, 제 2 게이트 전극(26,27)과 반응하지 않는 고융점 금속을 습식식각으로 제거한다.
도 3e에 도시한 바와 같이, 상기 제 1 게이트 전극(26)에 접지(Vss) 라인(32)을 연결한다.
여기서 상기 접지 라인(32)은 반도체 기판(21)상에 층간 절연막을 형성한 후, 포토 및 식각공정을 통하여 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 제 1 게이트 전극(26)과 전기적으로 연결되도록 형성한다.
한편, 상기의 공정에서 NMOS 트랜지스터가 아니고 PMOS 트랜지스터인 경우에 제 1 게이트 전극(26)에는 전원(Vdd) 라인을 연결한다.
여기서 상기 제 1 게이트 전극(26)은 N-웰 영역(24)을 통해 접지 라인(32)과 연결됨으로서 ESD 펄스 입력에 의해서 제 1 게이트 전극(26)에 발생되는 전하(Charge)의 릴레이스(Release)를 위해서 사용되며, N-웰 영역(24)은 게이트에 흐르는 전류의 양을 제한하기 위한 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 드레인 콘택과 게이트 사이에 실리사이드막이 형성되지 않도록 별도의 보호막을 형성할 필요가 없기 때문에 공정을 단순화시킬 수 있다.
둘째, 보호막의 형성공정을 생략함으로서 소자 격리막의 식각에 의해 누설 전류 문제나 액티브영역의 데미지 문제, 히트 사이클에 의한 소자의 특성 저하, 게이트 딜레이 증가 등의 문제를 해결할 수 있다.
셋째, 웰 저항을 사용함으로서 드레인 콘택과 게이트간의 스페이스(Space)를 줄일 수 있기 때문에 ESD 트랜지스터의 크기를 줄일 수 있고, 전체적으로 칩에서 ESD 보호회로가 차지하는 면적을 줄일 수 있다.
넷째, 실리사이드 생성을 방지하기 위해 드레인과 게이트 사이에 형성되는 더미 게이트는 저항을 통해 파워 라인에 연결함으로서 ESD 펄스 입력에 의해서 더미 게이트에 발생되는 전하를 릴레이스 시킬 수 있다.
Claims (5)
- 제 1 도전형 반도체 기판 표면내의 소정영역에 형성되는 제 2 도전형 웰과,상기 제 2 도전형 웰 상부에 게이트 절연막을 개재하여 형성되는 제 1 게이트 전극과,상기 제 1 게이트 전극과 일정한 간격을 갖고 반도체 기판상에 게이트 절연막을 개재하여 형성되는 제 2 게이트 전극과,상기 제 1, 제 2 게이트 전극의 양측면에 형성되는 측벽 스페이서와,상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 제 2 도전형 소오스/드레인 불순물 영역과,상기 제 1, 제 2 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과,상기 제 1 게이트 전극에 연결되는 접지 라인을 포함하여 이루어짐을 특징으로 하는 ESD 보호 회로.
- 제 1 도전형 반도체 기판 표면내의 일정영역에 제 2 도전형 웰을 형성하는 단계;상기 제 2 도전형 웰 상부의 반도체 기판상에 게이트 절연막을 개재하여 제 1 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극과 일정한 간격을 갖도록 반도체 기판상에 게이트 절연막을 개재하여 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 제 2 도전형 소오스/드레인 불순물 영역을 형성하는 단계;상기 제 1, 제 2 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계;상기 제 1 게이트 전극에 접지 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 ESD 보호 회로의 제조방법.
- 제 2 항에 있어서, 상기 제 1 게이트 전극은 드레인 영역과 제 2 게이트 전극간에 금속 실리사이드가 형성되지 않도록 블록킹 역할을 하는 더미 게이트 전극으로 사용함을 특징으로 하는 ESD 보호 회로의 제조방법.
- 제 2 항에 있어서, 상기 제 1, 제 2 게이트 전극은 동시에 형성함을 특징으로 하는 ESD 보호 회로의 제조방법.
- 제 2 항에 있어서, 상기 제 1 도전형 반도체 기판 대신에 제 2 도전형 반도체 기판을 사용하여 제 1 도전형 웰 및 제 1 도전형 소오스/드레인 불순물 영역을 형성하는 경우 제 1 게이트 전극에 전원 라인을 형성하는 것을 특징으로 하는 ESD 보호 회로의 제조방법.
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| KR1019990053122A KR100308087B1 (ko) | 1999-11-26 | 1999-11-26 | 이에스디(ｅｓｄ) 보호 회로 및 그 제조방법 |
Publications (2)
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|---|---|
| KR20010048436A KR20010048436A (ko) | 2001-06-15 |
| KR100308087B1 true KR100308087B1 (ko) | 2001-11-05 |
Family
ID=19622121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019990053122A KR100308087B1 (ko) | 1999-11-26 | 1999-11-26 | 이에스디(ｅｓｄ) 보호 회로 및 그 제조방법 |
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717684A (en) * | 1985-02-01 | 1988-01-05 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR910019246A (ko) * | 1990-04-27 | 1991-11-30 | 로날드 이. 마이릭 | 자동배열된 실리사이드 cmos 처리에서의 esd 보호용 n- 채널 클램프 |
| US5585299A (en) * | 1996-03-19 | 1996-12-17 | United Microelectronics Corporation | Process for fabricating a semiconductor electrostatic discharge (ESD) protective device |
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-
1999
- 1999-11-26 KR KR1019990053122A patent/KR100308087B1/ko not_active IP Right Cessation
Patent Citations (6)
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| Publication number | Publication date |
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