KR100331858B1 - 이에스디(ｅｓｄ) 보호회로 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 에프피디(FPD : Field Plate Diode)의 트리거링(triggering) 전압을 낮출 수 있는 이에스디(ESD : Electro Static Discharge) 보호회로 및 그의 제조방법에 관한 것으로써 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판 내부의 일영역에 형성된 제 2 도전형 딥 웰과, 상기 제 2 도전형 딥 웰 상의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 웰과 상기 제 1 도전형 웰 이외의 영역의 상기 제 1 도전형 반도체 기판에 형성된 제 2 도전형 웰과, 상기 제 1 도전형 웰의 소정 영역에 일정한 깊이로 형성된 고농도 제 1 도전형 제 1 불순물 확산 영역과, 상기 제 1 도전형 웰의 일영역 상에 형성된 게이트 전극과 상기 게이트 전극의 일측의 상기 제 1 도전형 웰에 형성된 고농도 제 2 도전형 제 2 불순물 확산 영역과 상기 게이트 전극의 타측의 상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 계면의 표면에 형성된 고농도 제 2 도전형 제 3 불순물 확산 영역으로 구성되는 트랜지스터와, 상기 고농도 제 2 도전형 제 3 불순물 확산 영역과 인접하여 상기 제 2 도전형 웰 내에 형성된 고농도 제 1 도전형 제 4 불순물 확산 영역과, 상기 제 1 도전형 제 4 불순물 확산 영역에 접하여 상기 제 2 도전형 웰 내에 형성된 고농도 제 2 도전형 제 5 불순물 확산 영역을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 에프피디(FPD : Field Plate Diode)의 트리거링(triggering) 전압을 낮출 수 있는 이에스디(ESD : Electro Static Discharge) 보호회로 및 그의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술의 ESD 보호회로를 설명하면 다음과 같다.
도 1은 종래의 ESD 보호회로의 구조 단면도이다.
도 1에 도시된 바와 같이, p형 반도체 기판(101) 내의 일영역에 소정 깊이로 n웰(102)이 형성되고 상기 n웰(102) 형성 영역을 제외한 p형 반도체 기판(101)에 소정 깊이로 p웰(103)이 형성된다.
그리고, 상기 p웰(103) 내의 일영역에 고농도 p형 제 1 불순물 확산 영역(104)이 형성된다.
그리고, 상기 고농도 p형 제 1 불순물 확산 영역(104)과 일정 간격 떨어진 상기 p웰(103) 상에 게이트 전극(110)이 형성되고 상기 게이트 전극(110) 일측 p웰(103)에 고농도 n형 제 2 불순물 확산 영역(105)이 형성되고 상기 게이트 전극(110)의 타측 p웰(103)과 n웰(102)의 계면의 표면내에 고농도 n형 제 3 불순물 확산 영역(106)이 형성된다.
여기에서 상기 고농도 n형 제 2 불순물 확산 영역(105)과 상기 고농도 n형제 3 불순물 확산 영역(106)을 소오스/드레인으로 하고 상기 게이트 전극(110)으로 구성되는 액티브 트랜지스터인 에프피디(FPD : Field Plate Diode)가 형성된다.
그리고 상기 고농도 n형 제 3 불순물 확산 영역(106)과 접하는 n웰(102)의 소정 영역에 고농도 p형 제 4 불순물 확산 영역(107)이 형성되고, 상기 고농도 p형 제 4 불순물 확산 영역(107)과 접하는 n웰(102)의 소정영역에 고농도 n형 제 5 불순물 확산 영역(108)이 형성된다.
또한, 상기 고농도 p형 제 1 불순물 확산 영역(104)과 상기 고농도 n형 제 2 불순물 확산 영역(105)과 상기 게이트 전극(110)은 접지 전압(GND)또는 Vss와 연결되고 상기 고농도 제 4 불순물 확산 영역(107)과 상기 고농도 제 5 불순물 확산 영역(108)은 패드(109)에 연결된다.
한편 도면에는 도시하지 않았지만 상기 패드(109)는 내부 회로와 연결된다.
상기와 같이 구성되는 종래의 ESD 보호회로는 패드(109)에 정전기가 인가되면 상기 고농도 p형 제 4 불순물 확산 영역(107)의 전위가 상승하게 되어 상기 고농도 n형 제 3 불순물 확산 영역(106)으로 캐리어가 이동하게 된다.
그리고, 상기 고농도 n형 제 3 불순물 확산 영역(106)과 상기 p웰(103)의 계면에서 전자는 전위가 높은 고농도 n형 제 3 불순물 확산 영역(106)으로 이동하고, 정공은 p웰(103)로 이동하여 p웰(103)에 높은 전위의 전압(snapback voltage)이 걸리게 되고 상기 FPD는 기생적인 npn 트랜지스터로 동작하게 된다.
따라서, 정전기로 인해 인가된 캐리어들은 도 1의 경로 ①을 통하여 접지단(GND)으로 빠져나가게 된다.
그러나 상기와 같은 종래의 ESD 보호회로는 다음과 같은 문제점이 있다.
첫째, 고집적화 되면서 게이트의 옥사이드 두께가 얇아지기 때문에 옥사이드 항복 전압(Breakdown voltage)도 낮아지므로 ESD 보호회로의 트리거 전압(triggering voltage)이 게이트 옥사이드 항복 전압보다 높아 ESD를 방전하기 전에 내부 회로가 파괴된다.
둘째, 트리거 전압이 게이트 옥사이드 항복 전압보다 높으므로 추가적인 보호회로가 더 필요하다.
셋째, p웰의 도핑 농도를 낮출 경우 트리거 전압은 낮아지지만 래치 업(latch-up) 문제가 발생한다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 FPD의 트리거링 전압을 낮출 수 있는 이에스디 보호회로 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 ESD 보호회로의 구조 단면도
도 2는 본 발명의 실시 예에 따른 ESD 보호회로의 구조 단면도
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 ESD 보호회로의 제조 공정 단면도
도면의 주요 부분에 대한 부호 설명
201 : p형 반도체 기판 202 : n웰
203 : p웰
204 : 고농도 p형 제 1 불순물 확산 영역
205 : 고농도 n형 제 2 불순물 확산 영역
206 : 고농도 n형 제 3 불순물 확산 영역
207 : 고농도 p형 제 4 불순물 확산 영역
208 : 고농도 n형 제 5 불순물 확산 영역
209 : 패드
210 : 게이트 전극
211 : 딥 n웰
상기와 같은 목적을 달성하기 위한 본 발명의 ESD 보호회로는 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판 내부의 일영역에 형성된 제 2 도전형 딥 웰과, 상기 제 2 도전형 딥 웰 상의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 웰과 상기 제 1 도전형 웰 이외의 영역의 상기 제 1 도전형 반도체 기판에 형성된 제 2 도전형 웰과, 상기 제 1 도전형 웰의 소정 영역에 일정한 깊이로 형성된 고농도 제 1 도전형 제 1 불순물 확산 영역과, 상기 제 1 도전형 웰의 일영역 상에 형성된 게이트 전극과 상기 게이트 전극의 일측의 상기 제 1 도전형 웰에 형성된 고농도 제 2 도전형 제 2 불순물 확산 영역과 상기 게이트 전극의 타측의 상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 계면의 표면에 형성된 고농도 제 2 도전형 제 3 불순물 확산 영역으로 구성되는 트랜지스터와, 상기 고농도 제 2 도전형 제 3 불순물 확산 영역과 인접하여 상기 제 2 도전형 웰 내에 형성된 고농도 제 1 도전형 제 4 불순물 확산 영역과, 상기 제 1 도전형 제 4 불순물 확산 영역에 접하여 상기 제 2 도전형 웰 내에 형성된 고농도 제 2 도전형 제 5 불순물 확산 영역을 포함하여 구성된다.
상기와 같이 구성되는 본 발명의 ESD 보호회로의 제조방법은 제 1 도전형 반도체 기판의 일영역의 소정 깊이 하부에 제 2 도전형 딥 웰을 형성하는 단계와, 상기 제 2 도전형 딥 웰 상부의 제 1 도전형 반도체 기판에 제 1 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰 형성 영역을 제외한 상기 제 1 도전형 반도체 기판에 상기 제 2 도전형 딥 웰과 동일한 깊이를 갖는 제 2 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰의 일영역 상에 산화막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 일측의 상기 제 1 도전형 웰의 소정 영역 내에 고농도 제 1 도전형 제 1 불순물 확산 영역을 형성하는 동시에 상기 게이트 전극 타측의 상기 제 2 도전형 웰의 소정 영역 내에 고농도 제 1 도전형 제 4 불순물 확산 영역을 형성하는 단계와, 상기 게이트 전극 일측의 제 1 도전형 웰 내에 고농도 제 2 도전형 제 2 불순물 확산 영역을 형성하는 동시에 상기 게이트 전극 타측의 제 1 도전형 웰과 제 2 도전형 웰의 계면의 표면내에 고농도 제 2 도전형 제 3 불순물 확산 영역을 형성하고 상기 고농도 제 1 도전형 제 4 불순물 확산 영역과 접하는 상기 제 2 도전형 웰에 고농도 제 2 도전형 제 5 불순물 확산 영역을 형성하는 단계를 포함하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 ESD 보호회로 및 그의 제조방법을 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 ESD 보호회로를 나타낸 구조 단면도이다.
도 2에 도시된 바와 같이, p형 반도체 기판(201) 내의 일영역에 소정 깊이로 n웰(202)이 형성되고 상기 n웰(202) 형성 영역을 제외한 p형 반도체 기판(201)에 소정 깊이로 p웰(202)이 형성된다.
그리고, 상기 p웰(203) 내의 소정 영역에 고농도 p형 제 1 불순물 확산 영역(204)이 형성된다.
그리고, 상기 고농도 p형 제 1 불순물 확산 영역(204)과 일정 간격 떨어진 상기 p웰(203) 상에 게이트 전극(210)이 형성되고 상기 게이트 전극(210) 일측 p웰(203)내에 고농도 n형 제 2 불순물 확산 영역(205)이 형성되고 상기 게이트 전극(210)의 타측 p웰(203)과 n웰(202)의 계면의 표면내에 고농도 n형 제 3 불순물 확산 영역(206)이 형성된다.
여기에서 상기 고농도 n형 제 2 불순물 확산 영역(205)과 상기 고농도 n형 제 3 불순물 확산 영역(206)을 소오스/드레인으로 하고 상기 게이트 전극(210)으로 구성되는 액티브 트랜지스터인 에프피디(FPD : Field Plate Diode)가 형성된다.
그리고 상기 고농도 n형 제 3 불순물 확산 영역(206)과 접하는 n웰(202)의소정 영역에 고농도 p형 제 4 불순물 확산 영역(207)이 형성되고 이에 접하는 n웰(202)의 소정 영역에 고농도 n형 제 5 불순물 확산 영역(208)이 형성된다.
그리고, 상기 p웰(203)의 하부를 포함하도록 상기 p형 반도체 기판(201) 상에 딥 n웰(211)이 형성된다.
또한, 상기 고농도 p형 제 1 불순물 확산 영역(204)과 상기 고농도 n형 제 2 불순물 확산 영역(205)과 상기 게이트 전극(210)은 접지 전압(GND)또는 Vss와 연결되고 상기 고농도 p형 제 4 불순물 확산 영역(207)과 상기 고농도 n형 제 5 불순물 확산 영역(208)은 패드(209)에 연결된다.
한편 도면에는 도시하지 않았지만, 상기 패드(209)는 내부 회로와 연결되어 있다.
상기와 같이 구성되는 본 발명의 실시 예에 따른 ESD 보호회로의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 ESD 보호회로의 제조 공정 단면도이다.
도 3a에 도시된 바와 같이, p형 반도체 기판(201)의 일영역에 높은 에너지를 갖는 불순물 이온을 주입하여 상기 제 1 도전형 반도체 기판(201)의 소정 깊이 하부에 딥 n웰(211)을 형성한다.
그리고, 상기 딥 n웰(211)의 형성 깊이는 불순물 이온 주입 에너지의 크기로 조절할 수 있다.
그리고, 상기 딥 n웰(211)상의 p형 반도체 기판(201)은 p웰(203)로 사용되며상기 p웰(203)에 불순물 이온을 주입하여 상기 p웰(203)의 도핑 농도를 변화시킬 수 있다.
이후, 상기 p형 반도체 기판(201)상에 포토레지스트를 도포하고 노광 및 현상 공정으로 상기 p웰(203)을 덮도록 상기 포토레지스트를 패터닝한다.
그리고, 상기 포토레지스트를 마스크로 이용한 n형 불순물 이온 주입을 통하여 n웰(202)을 형성한다.
도 3b에 도시된 바와 같이, 상기 p웰(203)을 포함한 p형 반도체 기판(201) 전면에 산화막을 형성하고 상기 산화막 상에 폴리 실리콘을 증착한다.
그리고, 포토 및 식각 공정으로 상기 폴리 실리콘과 상기 산화막을 식각하여 상기 p웰(203) 상의 일영역에 산화막을 개재한 게이트 전극(210)을 형성한다.
도 3c에 도시된 바와 같이, 상기 게이트 전극(210)을 포함함 p형 반도체 기판(201) 전면에 포토레지스트를 도포하고, 노광 및 현상 공정을 이용하여 상기 p웰(203)의 소정 영역과 상기 n웰(202)의 소정 영역이 드러나도록 상기 포토레지스트를 패터닝한다.
이어, 상기 패터닝된 포토레지스트를 마스크로 이용한 이온 주입을 통하여 상기 p웰(203)과 n웰(202)의 소정 표면내에 고농도 p형 제 1 불순물 확산 영역(204)과 고농도 p형 제 4 불순물 확산 영역(207)을 각각 형성한다.
도 3d에 도시된 바와 같이, 상기 게이트 전극(210)을 포함한 p형 반도체 기판(201) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통하여 상기 게이트 전극(210)의 일측의 상기 p웰(203)과 상기 게이트 전극(210) 타측의 상기p웰(203)과 n웰(202)의 계면의 표면과 상기 n웰(202)의 소정 영역이 드러나도록 상기 포토레지스트를 패터닝한다.
그리고, 상기 패터닝된 포토레지스트를 마스크로 이용한 n형 불순물 이온 주입을 통하여 상기 게이트 전극(210) 일측의 p웰(203)에 소정 깊이로 고농도 n형 제 2 불순물 확산 영역(205)을 형성함과 동시에 상기 게이트 전극(210) 타측의 p웰(203)과 n웰(202)의 계면의 표면에 고농도 n형 제 3 불순물 확산 영역(206)을 형성하고, 상기 드러난 n웰(202)의 소정 영역에 일정한 깊이로 고농도 n형 제 5 불순물 확산 영역(208)을 형성한다.
여기에서 상기 고농도 n형 제 3 불순물 확산 영역(206)과 상기 고농도 p형 제 4 불순물 확산 영역(207)과 상기 고농도 n형 제 5 불순물 확산 영역(208)은 차례로 접합되어 형성된다.
또한, 상기 고농도 n형 제 2 불순물 확산 영역(205)은 상기 고농도 p형 제 1 불순물 확산 영역(204)과 일정한 간격을 갖고 형성된다.
그리고, 상기 고농도 p형 제 1 불순물 확산 영역(204)과 상기 고농도 n형 제 2 불순물 확산 영역(205)과 상기 게이트 전극(210)은 접지 전압(GND) 혹은 Vss에 연결되고, 상기 고농도 p형 제 4 불순물 확산 영역(207)과 상기 고농도 n형 제 5 불순물 확산 영역(208)은 패드(209)와 연결된다.
그리고, 도면에는 도시하지 않았지만 상기 패드(209)는 내부 회로와 연결된다.
상기와 같은 본 발명의 실시 예에 따른 ESD 보호회로의 동작은 상기패드(209)에 정전기가 인가되면 상기 고농도 p형 제 4 불순물 확산 영역(207)의 전위가 상승하게 되어 상기 고농도 n형 제 3 불순물 확산 영역(206)으로 캐리어가 이동한다.
그리고, 상기 고농도 n형 제 3 불순물 확산 영역(206)과 상기 p웰(203)의 계면에서 전자는 전위가 높은 고농도 n형 제 3 불순물 확산 영역(206)으로 이동하고, 정공은 p웰(203)로 이동하여 p웰(203)에 높은 전위의 전압(snapback voltage)이 걸리게되고 상기 FPD는 기생적인 npn트랜지스터로 동작하게 된다.
따라서, 정전기로 인해 인가된 캐리어들은 도 2의 경로②를 통하여 접지단(GND)으로 빠져나가게 된다.
상기와 같은 본 발명의 실시 예에 따른 ESD 보호회로는 상기 FPD의 바디(body) 영역에 딥 n웰(211)을 도입하므로써 상기 p웰(203)의 두께가 감소하고 저항 증가하여 FPD의 스냅백 전압이 낮아진다.
또한, 상기 딥 n웰(211)의 이온 주입 에너지와 도핑 농도를 조절하여 ESD 보호회로의 트리거 전압과 상기 p웰(203)의 저항을 제어할 수 있다.
상기와 같은 본 발명의 ESD 보호회로 및 그의 제조방법은 다을과 같은 효과가 있다.
첫째, FPD의 바디 영역에 딥 n웰을 도입하여 FPD 스냅백 전압 감소하게 되어 ESD 보호회로의 트리거 전압을 낮출 수 있다.
둘째, 딥 n웰 이온 주입 에너지와 도핑 농도를 조절하여 ESD 보호회로의 트러거 전압을 게이트 옥사이드 파괴 전압 이하로 조절할 수 있으므로 추가적인 보호회로가 필요하지 않아 보호회로의 면적을 줄일 수 있다.
셋째, 딥 n웰 층을 이용하여 선택적으로 p웰의 저항을 제어할 수 있으므로 래치업(latch-up) 문제를 해결할 수 있다.
넷째, 디램(DRAM)등 트리플 웰 공정을 사용하는 제품에서 추가 공정 없이 본 고안을 구성할 수 있다.
Claims (4)
- 제 1 도전형 반도체 기판;상기 제 1 도전형 반도체 기판 내부의 일영역에 형성된 제 2 도전형 딥 웰;상기 제 2 도전형 딥 웰 상의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 웰과 상기 제 1 도전형 웰 이외의 영역의 상기 제 1 도전형 반도체 기판에 형성된 제 2 도전형 웰;상기 제 1 도전형 웰의 소정 영역에 일정한 깊이로 형성된 고농도 제 1 도전형 제 1 불순물 확산 영역;상기 제 1 도전형 웰의 일영역 상에 형성된 게이트 전극과 상기 게이트 전극의 일측의 상기 제 1 도전형 웰에 형성된 고농도 제 2 도전형 제 2 불순물 확산 영역과 상기 게이트 전극의 타측의 상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 계면의 표면에 형성된 고농도 제 2 도전형 제 3 불순물 확산 영역으로 구성되는 트랜지스터;상기 고농도 제 2 도전형 제 3 불순물 확산 영역과 인접하여 상기 제 2 도전형 웰 내에 형성된 고농도 제 1 도전형 제 4 불순물 확산 영역;상기 제 1 도전형 제 4 불순물 확산 영역에 접하여 상기 제 2 도전형 웰 내에 형성된 고농도 제 2 도전형 제 5 불순물 확산 영역을 포함하여 구성됨을 특징으로 하는 이에스디 보호회로.
- 제 1 항에 있어서, 상기 고농도 제 2 도전형 제 5 불순물 확산 영역과 상기 고농도 제 1 도전형 제 4 불순물 확산 영역은 내부회로와 연결된 패드에 연결되고, 상기 고농도 제 2 도전형 제 2 불순물 확산 영역과 고농도 제 1 도전형 제 1 불순물 확산 영역과 게이트 전극은 접지 전압에 연결되도록 구성됨을 특징으로 하는 이에스디 보호회로.
- 제 1 도전형 반도체 기판의 일영역의 소정 깊이 하부에 제 2 도전형 딥 웰을 형성하는 단계;상기 제 2 도전형 딥 웰 상부의 제 1 도전형 반도체 기판에 제 1 도전형 웰을 형성하는 단계;상기 제 1 도전형 웰 형성 영역을 제외한 상기 제 1 도전형 반도체 기판에 상기 제 2 도전형 딥 웰과 동일한 깊이를 갖는 제 2 도전형 웰을 형성하는 단계;상기 제 1 도전형 웰의 일영역 상에 산화막을 개재하여 게이트 전극을 형성하는 단계;상기 게이트 전극 일측의 상기 제 1 도전형 웰의 소정 영역 내에 고농도 제 1 도전형 제 1 불순물 확산 영역을 형성하는 동시에 상기 게이트 전극 타측의 상기 제 2 도전형 웰의 소정 영역 내에 고농도 제 1 도전형 제 4 불순물 확산 영역을 형성하는 단계;상기 게이트 전극 일측의 제 1 도전형 웰 내에 고농도 제 2 도전형 제 2 불순물 확산 영역을 형성하는 동시에 상기 게이트 전극 타측의 제 1 도전형 웰과 제 2 도전형 웰의 계면의 표면내에 고농도 제 2 도전형 제 3 불순물 확산 영역을 형성하고 상기 고농도 제 1 도전형 제 4 불순물 확산 영역과 접하는 상기 제 2 도전형 웰에 고농도 제 2 도전형 제 5 불순물 확산 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 이에스디 보호회로의 제조방법.
- 제 3항에 있어서, 상기 고농도 제 2 도전형 제 3 불순물 확산 영역과 상기 고농도 제 1 도전형 제 4 불순물 확산 영역과 상기 고농도 제 2 도전형 제 5 불순물 확산 영역은 서로 인접되도록 형성됨을 특징으로 하는 이에스디 보호회로의 제조 방법.
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