KR100336557B1 - 정전방전보호소자 제조방법 - Google Patents
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Abstract
본 발명에 따른 정전방전보호소자 제조방법은 제 1 도전형 반도체기판의 소정부위에 제 1 도전형 웰을 형성하는 단계와, 제 1 도전형 웰에 제 1 도전형 드리프트영역과 제 2 도전형 드리프트영역으로 이루어진 졍션을 형성하는 단계와, 제 1 도전형 웰을 포함하는 기판상에 제 1 절연막과 제 1 도전층을 차례로 형성하는 단계와, 제 1 도전층을 패턴닝하여 졍션의 경계부의 제 1 도전형 드리프트영역 상부의 제 1 절연막상에만 잔류시켜 게이트전극을 형성하는 단계와, 게이트전극에 대응하지 않는 제 1 도전형 드리프트영역 내에 고농도로 도핑된 제 1 도전형 고농도영역과 제 2 도전형 고농도영역을 서로 졍션을 이루도록 형성하고 또한 제 2 도전형 드리프트영역 내에 제 1 도전형 고농도영역을 형성하는 단계와, 게이트전극을 포함하는 제 1 절연막 상에 제 2 절연막을 형성하는 단계와, 제 2 절연막과 제 1 절연막의 소정 부위를 제거하여 제 1 도전형 드리프트영역의 제 1 도전형 및 제 2 도전형 고농도영역의 일부를 동시에 노출시키는 제 1 홀과 게이트전극의 일부를 노출시키는 제 2 홀과 제 2 도전형 드리프트영역의 제 1 도전형 고농도영역을 노출시키는 제 3 홀을 형성하는 단계와, 제 1홀과 제 2 홀을 매립하며 게이트를 제 1 전극과 연결하는 제 1 배선과 제 3 홀을 매립하며 제 2 전극과 연결되는 제 2 배선을 제 2 절연막상에 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 정전방전보호소자 제조방법에 관한 것으로서, 특히, 보호소자를 p+/n-/p-/n+구조의 사이리스터(thyristor)로 형성하여 고전력 구동 반도체회로의 정전기에 의한 소자파괴를 방지하도록 한 반도체장치의 정전보호소자 제조방법에 관한 것이다.
고전력 구동 반도체집적회로에서 출력단으로 사용되는 고전력 소자의 구조적인 문제인 저농도 도핑영역에 기인한 고저항성에 의하여 정전기가 회로에 인가되었을 때 콘택부위 또는 졍션의 파괴 등 불량이 발생하여 소자의 신뢰도가 저하된다.
종래의 SCR(silicon controlled rectifier) 다이오드(diode)구조는 저전압 구동소자에 적합하도록 설계되었기 때문에 항복전압(breakdown voltage)이 10-30V 정도에 이른다.
종래 기술에서 고전력 반도체 집적회로의 정전방전보호소자로 n+/n-/p-/p+ 구조의 다이오드를 사용하고 있지만, 이러한 다이오드는 트리거링(triggering)이 잘 일어나지 않기 때문에 고전력 집적회로의 정전방전보호소자로서 미흡하다.
종래에는 고전력 반도체 집적회로의 정전방지 보호소자로 고내압을 위한 저농도의 pn졍션 다이오드이다. 즉, 전압-전류 특성이 양극과 음극에 걸리는 전압이 브레이크오버 전압(breakover voltage)에 이르렀을 경우 급격히 과도전류가 흐르게 되어 소자파괴가 발생한다(도2 참조).
도 1은 종래 기술에 따라 제조된 반도체장치의 이에스디 보호소자의 단면도이다.
도 1을 참조하면, 반도체기판(10)인 p형 실리콘기판의 소정 깊이에 저농도로 도핑된 p형 웰(11)이 형성되어 있다.
p형 웰(11)내에는 p형 드리프트영역(13)과 n형 드리프트영역(12)이 졍션을 이루고 있고, 이러한 p형 드리프트영역(13)과 n형 드리프트영역(12)에는 고농도로 도핑된 p+영역(14)과 n+영역(15)이 각각 형성되어 있다.
상기 도핑영역들을 포함하는 실리콘기판(10)의 표면에는 버퍼산화막(12)과 BPSG(borophospho silicate glass)로 이루어진 층간절연막(17)이 형성되어 있다.
버퍼산화막(12) 및 층간절연막(17)의 소정부위가 패터닝되어 p+영역(14)과 n+영역(15)의 일부 표면을 노출시키는 개구부가 각각 형성되어 있고, 이러한 개구부를 통하여 p+영역(14)이 접지되도록 하는 양극(anode,20)단자로 연결되는 제 1 배선(18)과 n+영역(15)을 출력패드에 연결된 음극단자(cathode,21)로 연결시키는 제 2 배선(19)이 층간절연막(17)상에 형성되어 있다.
따라서, 종래 기술의 정전방전보호회로 소자는 양극단자(20)와 연결되는 p+영역(14), p형 드리프트영역(13)/p형 웰(11), n형 드리프트영역(12), 음극단자(21)로 연결되는 n+영역(15)으로 이루어진 고내압용 pn 졍션형 다이오드이다. 따라서, 저농도 도핑영역을 가지므로 pn졍션의 농도 차이에 따라 항복전압이 결정되고, 정전방전시의 과도전류는 이러한 다이오드의 특성상 한쪽 방향으로만 흐르게 된다.
반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전에 의해 파괴되기 쉽다.
상술한 바와 같이 종래 기술에 따라 제조된 반도체장치의 이디에스보호소자는 저전압 구동소자에 적합하도록 설계되고, 트리거링(triggering)면에서 불리하고, 저농도 도핑영역의 고저항성 때문에 콘택부위 또는 졍션 등이 파괴되어 소자의 불량을 유발하는 문제점이 있다.
따라서, 본 발명의 목적은 보호소자를 p/n/p/n구조의 사이리스터(thyristor)로 형성하여 고전력 구동 반도체회로의 정전기에 의한 소자파괴를 방지하도록 한 반도체장치의 정전방전보호소자 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 정전방전보호소자 제조방법은 제 1 도전형 반도체기판의 소정부위에 제 1 도전형 웰을 형성하는 단계와, 제 1 도전형웰에 제 1 도전형 드리프트영역과 제 2 도전형 드리프트영역으로 이루어진 졍션을 형성하는 단계와, 제 1 도전형 웰을 포함하는 기판상에 제 1 절연막과 제 1 도전층을 차례로 형성하는 단계와, 제 1 도전층을 패턴닝하여 졍션의 경계부의 제 1 도전형 드리프트영역 상부의 제 1 절연막상에만 잔류시켜 게이트전극을 형성하는 단계와, 게이트전극에 대응하지 않는 제 1 도전형 드리프트영역 내에 고농도로 도핑된 제 1 도전형 고농도영역과 제 2 도전형 고농도영역을 서로 졍션을 이루도록 형성하고 또한 제 2 도전형 드리프트영역 내에 제 1 도전형 고농도영역을 형성하는 단계와, 게이트전극을 포함하는 제 1 절연막 상에 제 2 절연막을 형성하는 단계와, 제 2 절연막과 제 1 절연막의 소정 부위를 제거하여 제 1 도전형 드리프트영역의 제 1 도전형 및 제 2 도전형 고농도영역의 일부를 동시에 노출시키는 제 1 홀과 게이트전극의 일부를 노출시키는 제 2 홀과 제 2 도전형 드리프트영역의 제 1 도전형 고농도영역을 노출시키는 제 3 홀을 형성하는 단계와, 제 1홀과 제 2 홀을 매립하며 게이트를 제 1 전극과 연결하는 제 1 배선과 제 3 홀을 매립하며 제 2 전극과 연결되는 제 2 배선을 제 2 절연막상에 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따른 반도체장치의 이에스디 보호소자의 단면도
도 2는 종래 기술에 따른 반도체장치의 이에스디 보호소자의 동작특성 그래프
도 3은 본 발명에 따른 반도체장치의 이에스디 보호소자의 동작특성 그래프
도 4a 내지 4j는 본 발명에 따른 반도체장치의 이에스디 보호소자의 제조공정 단면도
본 발명은 SCR(silicon controlled rectifer) 다이오드 제조방법에 관한 것이다. 종래 기술에 따라 제조된 SCR 소자는 저전압 구동소자에 적합하도록 설계되어 그 항복전압이 10-30V정도 이지만, 본 발명에 따라 제조된 SCR 소자는 고전압 즉, 항복전압이 100V이상이 되도록 제조된다.
본 발명은 p+/n-/p-/n+ 구조의 SCR 다이오드를 제조하는 방법에 관한 것으로 완성된 소자의 항복전압이 190-250V에 이르며, 트리거링 이후의 유지전압(holding voltage)이 약 5V로서 우수한 SCR 소자 특성을 나타낸다.
SCR 소자는 순방향으로 음의 저항을 갖고, 오프(off) 상태의 저항이 매우 크며, 온(on) 상태에서는 pn졍션의 순방향에서의 경우와 같이 낮은 저항을 갖게 된다. SCR 소자는 실리콘으로 형성된 pnpn 4개의 적층구조로 이루어지며, 내측에 있는 p층 또는 n층에 연결되는 제어 전극으로 게이트전극을 갖고 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 반도체장치의 이에스디 보호소자의 동작특성 그래프이다.
도 3을 참조하면, 본 도면은 음극전압-전류 특성 그래프로서 가로축은 음극전압을 나타내고 세로축은 음극전류를 나타낸다.
음극전압이 원점에서부터 증가하여 190-250V 영역 사이에서는 음극전류값이 거의 0에 가까운데 이는 소자 내측에 위치한 pn졍션이 역방향 특성을 갖기 때문이다.
전압이 190-250V영역에 이르면 음극전류값이 급격히 증가하게 되는데 이때의 전압을 브레이크오버(breakover) 전압이라 한다. 이는 게이트전극의 작용으로 전자와 정공의 상호 이동량이 증가하여 소자 전체가 온 상태가 되기 때문이다.
일단, 소자가 온 상태에 이르러 양극과 음극이 도통상태가 되면, 다시 전압이 5V 까지 감소하여도 온 상태가 유지된다. 이러한 전압을 유지전압(holding voltage)이라 한다.
그리고, 유지전압 이상에서는 전압의 크기가 조금만 증가하여도 전류값이 크게 증가하는 특성을 나타낸다.
따라서, 브레이크오버 전압 이하에서는 음극전류가 거의 흐르지 않으므로 양극과 음극 사이가 오프 상태이지만, 음극전압을 브레이크오버 전압 이상으로 높여 일단 양극-음극 사이가 온 상태에 이르게 되면 최소 유지전압 이상인 경우에는 온 상태가 유지되고, 유지전압 미만에서는 다시 오프상태가 된다.
이와 같이, SCR 소자는 일방향으로만 스위치 특성을 갖고, 트리거전극으로 게이트를 갖는 3단자 구조를 갖고 있다.
도 4a 내지 4j는 본 발명에 따른 반도체장치의 이에스디 보호소자의 제조공정 단면도이다.
도 4a를 참조하면, 제 1 도전형 기판인 p형 실리콘기판(40) 상에 버퍼산화막(42)을 성장시켜 형성한다.
버퍼산화막(42) 상에 포토레지스트를 도포한 다음 p형 웰 형성영역을 정의하는 마스크를 이용하는 노광 및 현상을 실시하여 p형 웰 형성영역의 버퍼산화막(41) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
포토레지스트패턴을 이온주입 마스크로 이용하는 이온주입을 붕소 등의 p형 불순물 이온으로 실시하여 노출된 버퍼산화막(42)을 통하여 기판의 소정 깊이에 p웰 형성용 이온 매몰층을 형성한 다음, 포토레지스트패턴을 제거하여 버퍼산화막(42)의 전 표면을 다시 노출시킨 후, 주입된 이온들을 확산시켜 p형 웰(41)을 형성한다.
그리고, 버퍼산화막(42) 상에 다시 포토레지스트를 도포한 다음 p형 드리프트영역 형성용 마스크를 이용한 노광 및 현상을 실시하여 p형 드리프트영역에 대응하는 버퍼산화막(42) 표면을 노출시키는 포토레지스트패턴(43)을 형성한다. 포토레지스트패턴을 이온주입 마스크로 이용하여 붕소 등의 p형 불순물 이온을 도판트로 하는 이온주입을 실시하여 노출된 버퍼산화막(42)을 통해 기판 표면 부위에 얕게 p형 드리프트영역용 이온매몰층(44)을 형성한다.
도 4b를 참조하면, 포토레지스트패턴을 제거한 다음, 버퍼산화막(42) 표면에 포토레지스트를 도포한 후 n형 드리프트영역 형성용 마스크를 이용하는 노광 및 현상을 실시하여 n형 드리프트영역에 대응하는 버퍼산화막(42)의 표면을 노출시키는 포토레지스트패턴(45)을 다시 형성한다. 그리고, 포토레지스트패턴(45)을 이온주입 마스크로 이용하여 As, P 등의 제 2 도전형인 n형 불순물 이온을 도판트로 하는 이온주입을 실시하여 노출된 버퍼산화막(42)을 통해 기판 표면 부위에 얕게 n형 드리프트영역용 이온매몰층(46)을 형성한다.
도 4c를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, p형 드리프트영역용 이온매몰층(44)과 n형 드리프트영역용 이온매몰층(46)의 이온들을 어닐닝 등의 열공정으로 확산시켜 p형 드리프트영역(440)과 n형 드리프트영역(460)을 각각 형성한다. 따라서, p 웰(41) 내에 p형 드리프트영역(440)과 n형 드리프트영역(460)이 졍션을 이루며 형성된다.
다시, 버퍼산화막(42) 상에 게이트 형성용 도전층으로 불순물이 도핑된 폴리실리콘으로 제 1 도전층(47)을 형성한다. 이때, 제 1 도전층(47)은 화학기상증착법(chemical vapor deposition)으로 형성한다.
도 4d를 참조하면, 제 1 도전층(47) 상에 포토레지스트를 도포한 후 노광 및 현상하여 p형 드리프트영역(440)과 n형 드리프트영역(460)의 경계부위에 인접하는 p형드리프트영역(440)에 대응하는 제 1 도전층 상부에만 잔류하는 포토레지스트패턴(48)을 형성한다.
그리고, 포토레지스트패턴(48)으로 보호되지 않는 부위의 제 1 도전층을 건식식각 등의 이방성식각으로 제거하여 게이트전극(470)을 형성한다. 이러한 게이트전극(470)은 이후 p형 드리프트영역(440)에 형성되는 고농도로 도핑된 pn졍션과는 중첩되지 않도록 형성된다.
도 4e를 참조하면, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 후, 게이트전극(470)을 포함하는 버퍼산화막(42)상에 도포한 다음 노광 및 현상을 실시하여, 게이트전극(470)의 일부와 이에 인접하는 p형 드리프트영역(440)상의 버퍼산화막(42) 일부를 노출시키는 포토레지스트패턴(49)을 형성한다.
그리고, P 또는 As 등의 제 2 도전형인 n형 불순물 이온을 사용하는 이온주입을 기판의 전면에 실시하여 p형 드리프트영역(440)의 소정 부위에 고농도로 도핑된 n+영역 형성용 이온매몰층(50)을 형성한다. 이때, 포토레지스트패턴(49)이 게이트전극(470)의 일부도 노출시키고 있지만 노출된 게이트전극(470)은 이온주입 마스크 역할을 하게 되어 결국 n+영역 형성용 이온매몰층(50)은 포토레지스트패턴(49)이 정의하는 노출부위보다 작은 면적에 형성된다.
도 4f를 참조하면, 포토레지스트패턴을 산소 애슁 등으로 제거한 다음, 고농도로 도핑된 p+영역을 형성하기 위하여, 게이트전극(470)을 포함하는 버퍼산화막(42)상에 포토레지스트를 다시 도포한 후 노광 및 현상을 실시하여, p형 드리프트영역(440)에 있어서 n+영역 형성용 이온매몰층(50)과 인접하는 부위의 표면을 노출시키고, 또한, n형 드리프트영역(460)의 일부 표면을 노출시키는 포토레지스트패턴(51)을 형성한다.
포토레지스트패턴을 이온주입마스크로 이용하는 이온주입을 붕소 등의 p형 불순물 이온을 사용하여 기판의 전면에 실시한다. 따라서, p형 드리프트영역(440)에 고농도로 도핑된 제 1 p+영역형성용 이온매몰층(52)과 n형 드리프트영역(460)에 제 2 P+영역형성용 이온매몰층(53)이 형성된다.
도 4g를 참조하면, 포토레지스트패턴을 산소 애슁 등으로 제거한 후, 어닐링 등의 열공정을 기판에 실시하여 이온매몰층(52,50,53)의 이온들을 확산시켜 제 1 p+영역(520), n+영역(500), 제 2 p+영역(530)을 형성한다.
따라서, p형 드리프트영역(440)에는 제 1 p+영역(520)과 n+ 영역(500)이 졍션을 이루며 게이트전극(470)을 사이에 두고 n형 드리프트영역(460)과 이격되게 형성된다.
도 4h를 참조하면, 게이트전극(470)을 포함하는 버퍼산화막(42)의 전면에 BPSG(boro phospho silicate glass) 등으로 층간절연막(54)을 증착하여 형성한다.
그리고, 층간절연막(54)과 버퍼산화막(42)의 소정 부위를 차례로 제거하여, p형 드리프트영역(440)의 제 1 p+영역(520) 및 n+영역( 500)을 동시에 노출시키는 제 1 콘택홀과 게이트전극(470)의 일부 표면을 노출시키는 제 2 홀, 그리고 n형 드리프트영역(460)의 제 2 p+영역(530)을 노출시키는 제 3 콘택홀을 형성한다. 이때, 제 1 내지 제 3 홀은 층간절연막(54) 상에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 포토레지스트패턴을 형성한 다음 이방성식각을 포함하는 포토리쏘그래피(photolithography)로 형성한다.
도 4i를 참조하면, 노출된 제 1 홀 내지 제 3 홀을 충분히 매립하는 두께로 금속층(56)을 층간절연막(54)상에 스퍼터링 등의 방법으로 증착하여 형성한다.
도 4j를 참조하면, 금속층을 포토리쏘그래피로 패터닝하여 게이트전극(470) 및 제 1 콘택홀의 고농도 도핑영역인 제 1 p+영역(520)과 n+영역(500)을 양극전극(anode,도시안함)에 연결시키는 제 1 배선(560)과 제 2 p+영역(530)을 음극전극(cathode,도시안함)과 연결시키는 제 2 배선(561)을 형성하여 정전방전보호소자를 완성한다. 이때, 양극전극은 접지되고 음극전극은 출력패드(도시안함)와 전기적으로 연결될 수 있다.
또한, 제 1 배선(560)의 소정 부위는 게이트전극(470) 상부에서 n형 드리프트영역(460) 방향으로 일부 연장되어 금속필드판(MF)을 형성하도록 패터닝될 수 있는데, 이는 SCR 소자의 트리거링 특성을 강화하는 역할을 한다.
따라서, 본 발명은 본 발명은 p+/n-/p-/n+ 구조의 SCR 다이오드를 제조하는 방법에 관한 것으로 완성된 소자의 항복전압이 190-250V에 이르며, 트리거링 이후의 유지전압(holding voltage)이 약 5V로서 우수한 특성을 갖는 SCR 정전방전보호소자를 제조하는 방법을 제공하는 장점이 있다.
Claims (6)
- 제 1 도전형 반도체기판의 소정부위상에 제 1 절연막을 형성하고 상기 제 1 절연막 상에 제 1 도전형 웰을 형성하는 단계와,상기 제 1 절연막 상에 제1도전형 불순물이온을 주입하고 주입된 이온들을 확산시켜 제 1 도전형 드리프트영역을 형성하고, 상기 제 1 도전형 드리프트영역의 옆에 제1절연막 상에 제 2 도전형 불순물이온을 주입하고 주입된 이온들을 확산시켜 제 2 도전형 드리프트영역을 형성하여 상기 제 1 도전형 웰내에 제 1 도전형 드리프트영역과 제 2 도전형 드리프트 영역의 졍선을 형성하는 단계와,상기 제 1 절연막상에 제 1 도전층을 형성하는 단계와,제 1 도전층을 패터닝하여 상기 졍션의 경계부의 상기 제 1 도전형 드리프트영역 상부의 상기 제 1 절연막 상에만 잔류시켜 게이트전극을 형성하는 단계와,상기 게이트 전극에 대응하지 않는 상기 제 1 도전형 드리프트영역내에 고농도로 도핑된 제 1 도전형 고농도영역과 제 2 도전형 고농도영역을 서로 졍션을 이루도록 형성하고 또한 상기 제 2 도전형 드리프트영역 내에 제 1 도전형 고농도영역을 형성하는 단계와,상기 게이트전극을 포함하는 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와,상기 제 2 절연막과 상기 제 1 절연막의 소정 부위를 제거하여 상기 제 1 도전형 드리프트영역의 상기 제 1 도전형 및 제 2 도전형 고농도영역의 일부를 동시에 노출시키는 제 1 홀과 상기 게이트전극의 일부를 노출시키는 제 2 홀과 상기 제 2 도전형 드리프트영역의 상기 제 1 도전형 고농도영역을 노출시키는 제 3 홀을 형성하는 단계와,상기 제 1 홀과 제 2 홀을 매립하며 상기 게이트를 제 1 전극과 연결하는 제 1 배선과 상기 제 3 홀을 매립하며 제 2 전극과 연결되는 제 2 배선을 상기 제 2 절연막상에 형성하는 단계로 이루어진 정전방지보호소자 제조방법.
- 청구항 1에 있어서, 상기 상기 제 1 도전형 드리프트영역 내의 제 2 도전형 고농도영역은 상기 게이트전극 모서리 하단에 인접하도록 형성하는 것이 특징인 정전방전보호소자 제조방법.
- 청구항 1에 있어서, 상기 제 1 전극은 양극전극이고 상기 제 2 전극은 음극전극인 것이 특징인 정전방전보호소자 제조방법.
- 청구항 1에 있어서, 상기 제 2 홀을 매립하는 상기 제 1 배선이 상기 제 2 도전형 드리프트영역 상부로 일부 연장되게 형성하는 것이 특징인 정전방전보호소자 제조방법.
- 청구항 1에 있어서, 상기 게이트전극은 상기 정전방전보호소자의 스위치 역할을 하도록 형성하는 것이 특징인 정전방전보호소자 제조방법.
- 청구항 1에 있어서, 상기 제 1 도전형과 제 2 도전형은 각각 p형이고 n형인 것이 특징인 정전방전보호소자 제조방법.
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| KR1019990039302A KR100336557B1 (ko) | 1999-09-14 | 1999-09-14 | 정전방전보호소자 제조방법 |
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Citations (4)
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|---|---|---|---|---|
| JPH07106554A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 高耐圧トランジスタ |
| US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
| US5517046A (en) * | 1993-11-19 | 1996-05-14 | Micrel, Incorporated | High voltage lateral DMOS device with enhanced drift region |
| US5742084A (en) * | 1996-05-03 | 1998-04-21 | Winbond Electronics Corporation | Punchthrough-triggered ESD protection circuit through gate-coupling |
-
1999
- 1999-09-14 KR KR1019990039302A patent/KR100336557B1/ko not_active IP Right Cessation
Patent Citations (4)
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| Publication number | Publication date |
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