JPH07106554A - 高耐圧トランジスタ - Google Patents

高耐圧トランジスタ

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JPH07106554A
JPH07106554A JP24418293A JP24418293A JPH07106554A JP H07106554 A JPH07106554 A JP H07106554A JP 24418293 A JP24418293 A JP 24418293A JP 24418293 A JP24418293 A JP 24418293A JP H07106554 A JPH07106554 A JP H07106554A
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Abstract

(57)【要約】 【目的】高耐圧特性を損なうことなくオン抵抗を低くす
ることができる高耐圧トランジスタを提供する。 【構成】Ｐ型半導体基板１表面に設けられたＮ型ウェル
領域２の表面にはＰ型チャネル形成領域３とＮ型補助ド
レイン領域６とが設けられ、Ｐ型チャネル形成領域３の
表面にはＰ+ 型バックゲート領域５とＮ+ 型ソース領域
４とが設けられ、Ｎ型補助ドレイン領域６の表面にはＮ
+ 型ドレイン領域７が設けられている。Ｐ型表面電界緩
和領域８は、Ｐ型チャネル形成領域３に最っとも近い位
置のＮ型補助ドレイン領域６の境界を横断する位置に設
けられている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高耐圧トランジスタに関
し、特に二重拡散型ＭＯＳトランジスタからなる高耐圧
トランジスタに関する。
【０００２】
【従来の技術】高耐圧用のオフセット型の二重拡散型Ｍ
ＯＳトランジスタで３００Ｖ以上の高耐圧を実現する構
造として、ゲート電極とドレイン領域との間の半導体基
板の表面にドレイン領域とは逆導電型の表面電界緩和領
域を設けた構造が、特開平３−２４２９７６号公報に開
示されている。
【０００３】高耐圧トランジスタの断面図である図４を
参照すると、上記公開公報に記載された高耐圧トランジ
スタはＮチャネル型の二重拡散型ＭＯＳトランジスタで
ある。このトランジスタの構造は、次のようになってい
る。Ｐ型半導体基板１０１の表面にはＮ型ウェル領域１
０２が設けられている。このＮ型ウェル領域１０２の表
面には、それぞれＮ型ウェル領域１０２に内包され，そ
れぞれ分離された姿態を有してＰ型チャネル形成領域１
０３とＰ型表面電界緩和領域１０８とＮ+ 型ドレイン領
域１０７とが設けられている。Ｐ型表面電界緩和領域１
０８は、Ｐ型チャネル形成領域１０３とＮ+ 型ドレイン
領域１０７との間に位置している。Ｐ型チャネル形成領
域１０３の表面には、このＰ型チャネル形成領域１０３
に内包された姿態を有してＮ+ 型ソース領域１０４が設
けられている。Ｎ+ 型ソース領域１０４とＰ型表面電界
緩和領域１０８との間のＰ型チャネル形成領域１０３の
表面上には、ゲート酸化膜１０９を介してゲート電極１
１０が設けられている。このゲート電極１１０の一端は
Ｎ+ 型ソース領域１０４の境界近傍のＮ+ 型ソース領域
１０４の表面上にあり、これの他端はＮ型ウェル領域１
０２の表面上にある。このゲート電極１１０は、Ｐ型表
面電界緩和領域１０８に対してオフセット構造になって
いる。
【０００４】上記高耐圧トランジスタでは、Ｎ+ 型ドレ
イン領域１０７がＮ+ 型ソース領域１０４に対してプラ
スになるようにＮ+ 型ドレイン領域１０７とＮ+ 型ソー
ス領域１０４との間に電圧印加したとき、Ｐ型表面電界
緩和領域１０８，Ｐ型チャネル形成領域１０３およびＰ
型半導体基板１０１が電気的に（同電位に）接続されて
いるため、Ｐ型表面電界緩和領域１０８とＮ型ウェル領
域１０２との間には逆バイアスがかかり、Ｎ型ウェル領
域１０２内に空乏層が広がる。つまり、Ｎ+ 型ドレイン
領域１０７とＮ+ 型ソース領域１０４との間に電圧印加
をしたとき、Ｎ型ウェル領域１０２にはＰ型表面電界緩
和領域１０８とＰ型チャネル形成領域１０３とＰ型半導
体基板１０１とからの空乏層が広がることになる。
【０００５】上記高耐圧トランジスタで高耐圧を得るた
めのＮ型ウェル領域１０２の不純物濃度は、Ｎ+ 型ドレ
イン領域１０７とＮ+ 型ソース領域１０４との間に電圧
印加をしたときのＰ型表面電界緩和領域１０８とＰ型チ
ャネル形成領域１０３とＰ型半導体基板１０１とからＮ
型ウェル領域１０２へ広がった空乏層により、Ｐ型表面
電界緩和領域１０８とＰ型チャネル形成領域１０３との
間が完全に空乏化するように選ばれる。Ｎ型ウェル領域
１０２の不純物濃度が高い場合には空乏層は広がりにく
くなり、低い場合には広がりやすくなる。通常、Ｎ型ウ
ェル領域１０２の表面濃度は１×１０16ｃｍ-3程度に設
定されている。
【０００６】
【発明が解決しようとする課題】上記公開公報記載の高
耐圧トランジスタでは、この二重拡散型ＭＯＳトランジ
スタをオンさせたときのＮ+ 型ドレイン領域とＮ+ 型ソ
ース領域との間の抵抗（オン抵抗）が大きくなるという
問題点がある。この二重拡散型ＭＯＳトランジスタをオ
ンさせたとき、Ｎ+ 型ドレイン領域から流れ込んだ電流
は、Ｐ型表面電界緩和領域の直下のＮ型ウェル領域を通
り、ゲート電極直下のＰ型チャネル形成領域の表面を通
り、Ｎ+ 型ソース領域から流れ出す。このため、このト
ランジスタのオン抵抗は、Ｐ型表面電界緩和領域の直
下，およびＰ型表面電界緩和領域とＰ型チャネル形成領
域との間のＮ型ウェル領域の抵抗とゲート電極直下のＰ
型チャネル形成領域の表面の抵抗との和になる。このＮ
型ウェル領域の抵抗は、Ｎ型ウェル領域の不純物濃度に
より決まる。このＮ型ウェル領域の不純物濃度は、要求
される高耐圧により決定されるため、オン抵抗を小さく
することは極めて困難になる。
【０００７】
【課題を解決するための手段】本発明の高耐圧トランジ
スタは、一導電型の半導体基板の表面に設けられた逆導
電型のウェル領域と、上記ウェル領域に内包された姿態
を有してこのウェル領域の表面に設けられた一導電型の
チャネル形成領域と、上記チャネル形成領域に内包され
た姿態を有してこのチャネル形成領域の表面に設けられ
た逆導電型のソース領域および一導電型のバックゲート
領域と、上記ウェル領域に内包された姿態を有して上記
チャネル形成領域から離れた領域のこのウェル領域の表
面に設けられた逆導電型の補助ドレイン領域と、上記補
助ドレイン領域に内包された姿態を有してこの補助ドレ
イン領域の表面に設けられた逆導電型のドレイン領域
と、上記チャネル形成領域との間隔が最小となる上記補
助ドレイン領域の境界を含み、かつ、上記チャネル形成
領域並びに上記ドレイン領域から離れた領域の上記ウェ
ル領域並びにこの補助ドレイン領域の表面に設けられた
一導電型の表面電界緩和領域と、ゲート絶縁膜を介し
て、上記ソース領域と上記表面電界緩和領域とに挟まれ
た領域の少なくとも上記チャネル形成領域の表面上に設
けられたゲート電極とを有する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００９】高耐圧トランジスタの断面図である図１を
参照すると、本発明の一実施例の高耐圧トランジスタ
は、Ｎチャネル型の二重拡散型ＭＯＳトランジスタであ
る。このトランジスタの構造は、以下のようになってい
る。
【００１０】Ｐ型半導体基板１の表面には、１×１０16
ｃｍ-3程度の表面濃度，５μｍ程度の接合の深さを有し
たＮ型ウェル領域２が設けられている。Ｐ型チャネル形
成領域３と２×１０16ｃｍ-3程度の表面濃度を有するＮ
型補助ドレイン領域６とが、所望の間隔を有し，それぞ
れＮ型ウェル領域２に内包された姿態を有してそれぞれ
Ｎ型ウェル領域２の表面に設けられている。Ｎ+ 型ソー
ス領域４とこれに隣接するＰ+ 型バックゲート領域５と
が、それぞれＰ型チャネル形成領域３に内包された姿態
を有してそれぞれＰ型チャネル形成領域３の表面に設け
られている。Ｎ+ 型ソース領域４はＮ型補助ドレイン領
域６に近い場所に位置している。Ｎ+ 型ドレイン領域７
は、Ｎ型補助ドレイン領域６に内包された姿態を有して
Ｎ型補助ドレイン領域６の表面に設けられている。Ｐ型
チャネル形成領域３に最っとも近い位置のＮ型補助ドレ
イン領域６の境界を含んだＮ型ウェル領域２並びにＮ型
補助ドレイン領域６の表面には、５×１０16ｃｍ-3程度
の表面濃度を有するＰ型表面電界緩和領域８が設けられ
ている。このＰ型表面電界緩和領域８は、Ｐ型チャネル
形成領域３とＮ+ 型ドレイン領域７とに対してそれぞれ
所望の間隔を有した場所に位置している。Ｎ+ 型ソース
領域４とＰ型表面電界緩和領域８とに挟まれた領域のＮ
型ウェル領域２並びにＰ型チャネル形成領域３の表面上
およびこの挟まれた領域から延在されたＰ型表面電界緩
和領域８の一部の表面上には、ゲート酸化膜９を介して
ゲート電極１０が設けられている。
【００１１】なお、上記一実施例では、ゲート酸化膜９
を挟んでゲート電極１０とＰ型表面電界緩和領域８の一
部とがオーバーラップしている。本発明はこれに限定さ
れるものではなく、ゲート電極１０とＰ型表面電界緩和
領域８との位置関係がオフセットであってもよい。ま
た、本実施例の高耐圧トランジスタはＰ型半導体基板表
面に設けられたＮチャネル型の高耐圧トランジスタであ
るが、本発明はＮ型半導体基板表面に設けられたＰチャ
ネル型の高耐圧トランジスタに対しても適用することが
できる。
【００１２】上記一実施例の高耐圧トランジスタでは、
ゲート電極１０に所定の電圧（ＶG）が印加され，Ｎ+
型ドレイン領域７とＮ+ 型ソース領域４との間に所定の
電圧（ＶDS）が印加され、このトランジスタがオンされ
る。このとき、Ｎ+ 型ドレイン領域７から流れ込んだ電
流は、Ｐ型表面電界緩和領域８の下のＮ型補助ドレイン
領域６を通り、ゲート電極１０直下のＮ型ウェル領域２
の表面を通り、さらにゲート電極１０直下のＰ型チャネ
ル形成領域３の表面を通ってＮ+ 型ソース領域４から流
れ出す。このときのオン抵抗は、Ｐ型表面電界緩和領域
８の下のＮ型補助ドレイン領域６の抵抗と、ゲート電極
１０直下のＮ型ウェル領域２の表面の抵抗と、ゲート電
極１０直下のＰ型チャネル形成領域３の表面の抵抗との
和になる。Ｎ型補助ドレイン領域６の不純物濃度はＮ型
ウェル領域２の不純物濃度より高い。このようなＮ型補
助ドレイン領域６を設けたことにより、上記公開公報記
載の高耐圧トランジスタに比べて、本実施例の高耐圧ト
ランジスタのオン抵抗は低くなる。
【００１３】また、本実施例のＰ型表面電界緩和領域８
は、Ｐ型チャネル形成領域３に最っとも近い位置のＮ型
補助ドレイン領域６の境界を横断する位置に設けられて
いる。このことから、ＶDSがＶG より十分に大きな値
（すなわち、高電圧）のとき、ゲート電極１０直下にお
いて、Ｐ型表面電界緩和領域８からのＮ型ウェル領域２
への空乏層の広がりかたとＰ型チャネル形成領域３から
のＮ型ウェル領域２への空乏層の広がりかたとは、それ
ぞれ上記公開公報記載の高耐圧トランジスタにおける空
乏層の広がりかたと同じになる。このため、本実施例
は、高耐圧特性を損なうことなくオン抵抗を低くするこ
とが可能となる。
【００１４】さらに上記一実施例では、ゲート酸化膜９
を挟んでゲート電極１０とＰ型表面電界緩和領域８とが
オーバーラップしているので、ＶDS＜ＶG の場合、ゲー
ト電極１０直下のＮ型ウェル領域２の表面には電子の蓄
積層が形成され、見かけ上のＮ型ウェル領域２の表面の
不純物濃度が高くなる。このため、ＶDS＜ＶG の場合に
も、上記公開公報記載の高耐圧トランジスタに比べて、
本実施例の高耐圧トランジスタのオン抵抗は低くなる。
【００１５】高耐圧トランジスタの製造工程の断面図で
ある図２を参照すると、上記一実施例の高耐圧トランジ
スタは、以下のように形成される。
【００１６】まず、公知のリソグラフィ技術とイオン注
入法とを用いて、Ｐ型半導体基板１の表面に、１×１０
16ｃｍ-3程度の表面濃度，５μｍ程度の接合の深さを有
したＮ型ウェル領域２が形成される。公知のリソグラフ
ィ技術とイオン注入法とを用いて、５×１０16ｃｍ-3程
度の表面濃度を有するＰ型表面電界緩和領域８が、Ｎ型
ウェル領域２の表面の所定の位置に形成される〔図２
（ａ）〕。次に、公知の成膜技術とリソグラフィ技術等
とを用いて、その一部がＰ型表面電界緩和領域８の表面
を覆う姿態を有して、ゲート酸化膜９とゲート電極１０
とが形成される〔図２（ｂ）〕。続いて、公知のリソグ
ラフィ技術とイオン注入法とを用いて、その一端がゲー
ト電極１０に自己整合的に、２×１０16ｃｍ-3程度の表
面濃度を有したＮ型補助ドレイン領域６が形成される
〔図２（ｃ）〕。さらに、公知の製造方法により、Ｐ型
チャネル形成領域３，Ｎ+ 型ソース領域４並びにＮ+ 型
ドレイン領域７，およびＰ+ 型バックゲート領域５が形
成される。Ｐ型チャネル形成領域３とＮ+ 型ソース領域
４とは二重拡散構造をなし、Ｐ型チャネル形成領域３お
よびＮ+ 型ソース領域４の一端はそれぞれゲート電極１
０に自己整合的に形成される〔図２（ｄ）〕。図示は省
略するが、その後、全面に絶縁膜が堆積され、所定のコ
ンタクト孔が形成される。さらに、Ｐ型半導体基板１と
Ｐ型チャネル形成領域３とＮ+ 型ソース領域４とＰ型表
面電界緩和領域８とに接続される金属配線，Ｎ+ 型ドレ
イン領域７に接続される金属配線，ゲート電極１０に接
続される金属配線等が形成される。
【００１７】半導体装置の断面図である図３を参照する
と、上記一実施例の高耐圧トランジスタと周辺回路をな
すＣＭＯＳトランジスタとを、同一の半導体基板表面に
形成することが容易である。Ｐ型半導体基板１の表面に
形成されたこのＣＭＯＳトランジスタのＮチャネルＭＯ
Ｓトランジスタは、Ｎ+ 型ソース領域４ａとＮ+ 型ドレ
イン領域７ａとゲート酸化膜９とゲート電極１０ｂとか
ら構成される。このＣＭＯＳトランジスタのＰチャネル
ＭＯＳトランジスタは、Ｐ型半導体基板１の表面に設け
られたＮ型ウェル領域２ａの表面に形成され、Ｐ+ 型ソ
ース領域１１とＰ+ 型ドレイン領域１２とゲート酸化膜
９とゲート電極１０ａとから構成される。Ｎ型ウェル領
域２ａ並びにＮ型ウェル領域２，ゲート電極１０ａ並び
にゲート電極１０ｂ並びにゲート電極１０，Ｎ+ 型ソー
ス領域４ａ並びにＮ+ 型ドレイン領域７ａ並びにＮ+ 型
ソース領域４並びにＮ+ 型ドレイン領域７，およびＰ+
型ソース領域１１並びにＰ+ 型ドレイン領域１２並びに
Ｐ+ 型バックゲート領域５は、それぞれ同時に形成され
る。
【００１８】
【発明の効果】以上説明したように本発明の高耐圧トラ
ンジスタは、高耐圧特性を損なうことなくオン抵抗を低
くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の断面図である。
【図２】上記一実施例の製造工程の断面図である。
【図３】上記一実施例の応用例の断面図である。
【図４】従来の高耐圧トランジスタの断面図である。
【符号の説明】
１，１０１ Ｐ型半導体基板 ２，２ａ，１０２ Ｎ型ウェル領域 ３，１０３ Ｐ型チャネル形成領域 ４，４ａ Ｎ+ 型ソース領域 ５，１０５ Ｐ+ 型バックゲート領域 ６ Ｎ型補助ドレイン領域 ７，７ａ，１０７ Ｎ+ 型ドレイン領域 ８，１０８ Ｐ型表面電界緩和領域 ９，１０９ ゲート酸化膜 １０，１０ａ，１０ｂ，１１０ ゲート電極 １１ Ｐ+ 型ソース領域 １２ Ｐ+ 型ドレイン領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板の表面に設けられ
    た逆導電型のウェル領域と、 前記ウェル領域に内包された姿態を有して該ウェル領域
    の表面に設けられた一導電型のチャネル形成領域と、 前記チャネル形成領域に内包された姿態を有して該チャ
    ネル形成領域の表面に設けられた逆導電型のソース領域
    および一導電型のバックゲート領域と、 前記ウェル領域に内包された姿態を有して前記チャネル
    形成領域から離れた領域の該ウェル領域の表面に設けら
    れた逆導電型の補助ドレイン領域と、 前記補助ドレイン領域に内包された姿態を有して該補助
    ドレイン領域の表面に設けられた逆導電型のドレイン領
    域と、 前記チャネル形成領域との間隔が最小となる前記補助ド
    レイン領域の境界を含み、かつ、前記チャネル形成領域
    並びに前記ドレイン領域から離れた領域の前記ウェル領
    域並びに該補助ドレイン領域の表面に設けられた一導電
    型の表面電界緩和領域と、 ゲート絶縁膜を介して、前記ソース領域と前記表面電界
    緩和領域とに挟まれた領域の少なくとも前記チャネル形
    成領域の表面上に設けられたゲート電極とを有すること
    を特徴とする高耐圧トランジスタ。
  2. 【請求項２】 前記ソース領域と前記表面電界緩和領域
    とに挟まれた領域の前記ウェル領域並びに前記チャネル
    形成領域の表面上および該挟まれた領域から延在された
    該表面電界緩和領域の一部の表面上に、ゲート絶縁膜を
    介して設けられたゲート電極とを有することを特徴とす
    る請求項１記載の高耐圧トランジスタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100336557B1 (ko) * 1999-09-14 2002-05-11 박종섭 정전방전보호소자 제조방법
JP2010123857A (ja) * 2008-11-21 2010-06-03 National Institute Of Advanced Industrial Science & Technology リサーフ構造を用いた電界効果トランジスタ

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KR100336557B1 (ko) * 1999-09-14 2002-05-11 박종섭 정전방전보호소자 제조방법
JP2010123857A (ja) * 2008-11-21 2010-06-03 National Institute Of Advanced Industrial Science & Technology リサーフ構造を用いた電界効果トランジスタ

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