JP2506963B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2506963B2 JP2506963B2 JP63185951A JP18595188A JP2506963B2 JP 2506963 B2 JP2506963 B2 JP 2506963B2 JP 63185951 A JP63185951 A JP 63185951A JP 18595188 A JP18595188 A JP 18595188A JP 2506963 B2 JP2506963 B2 JP 2506963B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- electrode material
- insulating film
- semiconductor device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 52
- 239000007772 electrode material Substances 0.000 claims description 42
- 238000002955 isolation Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 description 42
- 230000005684 electric field Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、超高密度LSI技術分野のMOSトランジスタ及
び配線有する半導体装置の製造方法に関するものであ
る。
び配線有する半導体装置の製造方法に関するものであ
る。
従来の技術 第２図は従来の半導体装置の断面図を示すものであ
り、１は第一導電型半導体基板である。２は絶縁膜、３
は配線材料L1、４は配線材料２である。
り、１は第一導電型半導体基板である。２は絶縁膜、３
は配線材料L1、４は配線材料２である。
以上のように構成された従来の半導体装置において
は、配線材料L1３（例えばポリシリコン）より低抵抗の
配線材料L2（チタンシリサイド，タングステンシリサイ
ド）を配線材料L1３上に形成させることにより配線の低
抵抗化を実現させている。また第４図は、従来のMOSト
ランジスタの断面図を示すものであり、６はゲート電極
材料g1（例えばポリシリコン，金属材料）である。８は
第二導電型高濃度拡散層、９は第二導電型低濃度拡散層
である。
は、配線材料L1３（例えばポリシリコン）より低抵抗の
配線材料L2（チタンシリサイド，タングステンシリサイ
ド）を配線材料L1３上に形成させることにより配線の低
抵抗化を実現させている。また第４図は、従来のMOSト
ランジスタの断面図を示すものであり、６はゲート電極
材料g1（例えばポリシリコン，金属材料）である。８は
第二導電型高濃度拡散層、９は第二導電型低濃度拡散層
である。
以上のように構成された従来の半導体装置においては
ゲート電極材料g1６に電圧を加えると、第二導電型高濃
度拡散８のソース・ドレイン間に電流が流れ、ゲート電
極材料g1６に電圧を加えないと、高濃度拡散層８のソー
ス・ドレイン間に電流は流れずMOSFETのスイッチとして
動作する。
ゲート電極材料g1６に電圧を加えると、第二導電型高濃
度拡散８のソース・ドレイン間に電流が流れ、ゲート電
極材料g1６に電圧を加えないと、高濃度拡散層８のソー
ス・ドレイン間に電流は流れずMOSFETのスイッチとして
動作する。
発明が解決しようとする課題 しかしながら上記第２図のような構成では、配線材料
L1３の上面に配線材料L2４を持つ積層型であり（例え
ば、ポリシリコンの上面にチタンシリサイドを持つ配線
など）配線の段差が大きく、上層の絶縁膜２の平坦化が
難しく前記上層絶縁膜の上に形成される二層三層目の配
線の断線となるという課題、又、配線材料L1に下地膜と
接着性の悪い材料（例えばタングステンなど）を使用す
ることが難しいという課題を有していた。
L1３の上面に配線材料L2４を持つ積層型であり（例え
ば、ポリシリコンの上面にチタンシリサイドを持つ配線
など）配線の段差が大きく、上層の絶縁膜２の平坦化が
難しく前記上層絶縁膜の上に形成される二層三層目の配
線の断線となるという課題、又、配線材料L1に下地膜と
接着性の悪い材料（例えばタングステンなど）を使用す
ることが難しいという課題を有していた。
また上記第４図の構成では、第二導電型低濃度拡散層
９が絶縁膜２を介してゲート電極材料６に接しており、
ゲートとドレイン間の電圧差が大きくなると、ゲート電
極材料６の端部に近い低濃度ドレイン部に高電界が発生
するという課題を有していた。
９が絶縁膜２を介してゲート電極材料６に接しており、
ゲートとドレイン間の電圧差が大きくなると、ゲート電
極材料６の端部に近い低濃度ドレイン部に高電界が発生
するという課題を有していた。
さらにMOSFETの素子分離領域に近接している素子領域
では、前記素子領域分離領域と素子領域の電位差のため
逆ナロー効果や高電界の発生という課題を有し、そのた
め、上記素子領域の素子分離領域界面の濃度を上げなけ
ればならまいなどの必要があった。
では、前記素子領域分離領域と素子領域の電位差のため
逆ナロー効果や高電界の発生という課題を有し、そのた
め、上記素子領域の素子分離領域界面の濃度を上げなけ
ればならまいなどの必要があった。
本発明は、かかる点に鑑み、段差の少ない、平坦化し
易く、しかも下地膜と接着性の悪い材料を配線材として
使用することができる半導体装置、さらにMISFETのホッ
トエレクトロン発生の原因となる低濃度ドレイン付近の
高電界を弱める半導体装置、また、逆ナロー効果の原因
となる素子分離領域に近接した素子領域のしきい値の変
化をおさえしかも高電界の発生もおさえた半導体装置を
提供することを目的とする。
易く、しかも下地膜と接着性の悪い材料を配線材として
使用することができる半導体装置、さらにMISFETのホッ
トエレクトロン発生の原因となる低濃度ドレイン付近の
高電界を弱める半導体装置、また、逆ナロー効果の原因
となる素子分離領域に近接した素子領域のしきい値の変
化をおさえしかも高電界の発生もおさえた半導体装置を
提供することを目的とする。
課題を解決するための手段 本発明は、ゲート電極材料g1の端部が、ゲート絶縁膜
を介して第一導電型半導体基板の一主面に形成された低
濃度第二導電型のソース・ドレイン拡散層に達し、前記
ゲート電極材料g1の側面に接し、且つ前記ゲート絶縁膜
上に仕事関数及び抵抗率の異なる少なくとも一種類以上
のゲート電極材料g2を持つ半導体装置であって、前記ゲ
ート電極材料g1が、前記半導体基板内に形成されたとこ
ろの素子分離領域と素子領域の界面付近の素子領域上で
は細く形成され、前記素子領域では前記ゲート電極材料
g1を太く形成された半導体装置とする。
を介して第一導電型半導体基板の一主面に形成された低
濃度第二導電型のソース・ドレイン拡散層に達し、前記
ゲート電極材料g1の側面に接し、且つ前記ゲート絶縁膜
上に仕事関数及び抵抗率の異なる少なくとも一種類以上
のゲート電極材料g2を持つ半導体装置であって、前記ゲ
ート電極材料g1が、前記半導体基板内に形成されたとこ
ろの素子分離領域と素子領域の界面付近の素子領域上で
は細く形成され、前記素子領域では前記ゲート電極材料
g1を太く形成された半導体装置とする。
また、第一導電型半導体基板の一主面の素子分離領域
に形成された素子分離用絶縁膜と、前記第一導電型半導
体基板上に形成されたゲート絶縁膜とを有し、前記第一
導電型半導体基板の一主面上に前記ゲート絶縁膜を介し
て前記素子分離領域に近接した素子領域端のみ、前記素
子分離用絶縁膜に接して形成された少なくとも一種類以
上のゲート電極材料g2を有し、前記ゲート電極材料g2に
接し且つ前記ゲート絶縁膜及び素子分離絶縁膜上に形成
させた前記ゲート電極材料g2とは異なるゲート電極材料
g1を持つ半導体装置とする。
に形成された素子分離用絶縁膜と、前記第一導電型半導
体基板上に形成されたゲート絶縁膜とを有し、前記第一
導電型半導体基板の一主面上に前記ゲート絶縁膜を介し
て前記素子分離領域に近接した素子領域端のみ、前記素
子分離用絶縁膜に接して形成された少なくとも一種類以
上のゲート電極材料g2を有し、前記ゲート電極材料g2に
接し且つ前記ゲート絶縁膜及び素子分離絶縁膜上に形成
させた前記ゲート電極材料g2とは異なるゲート電極材料
g1を持つ半導体装置とする。
作用 本発明は、前記した構成により、配線材料を薄くでき
しかも配線材料L2，L3に下地との接着性のよい材料を用
いることにより、配線材料L1に接着性のよくない材料を
用いることができる。
しかも配線材料L2，L3に下地との接着性のよい材料を用
いることにより、配線材料L1に接着性のよくない材料を
用いることができる。
またゲート端で仕事関数差分電位差を下げ高電界の発
生を緩和することができる。
生を緩和することができる。
実施例 以下、本発明の製造方法を具体的な実施例に基づいて
説明する。
説明する。
（実施例１） 本発明の目的は、配線抵抗が低く、段差の少ない、し
かも下地膜と接着性の悪い配線材料を使用できる配線構
造の提供である。
かも下地膜と接着性の悪い配線材料を使用できる配線構
造の提供である。
第１図の（ａ），（ｂ）は本発明の第１の実施例にお
ける半導体装置の断面図を示すものである。第１図にお
いて４および５は、配線材料L1３（例えばタングステ
ン，ポリシリコンなど）の側面にもうけられた配線材料
L1と抵抗の異なる配線材料L2，L3（例えばタングステン
シリサイド，アルミ，モリブデン，ポリシリコンなど）
である。
ける半導体装置の断面図を示すものである。第１図にお
いて４および５は、配線材料L1３（例えばタングステ
ン，ポリシリコンなど）の側面にもうけられた配線材料
L1と抵抗の異なる配線材料L2，L3（例えばタングステン
シリサイド，アルミ，モリブデン，ポリシリコンなど）
である。
以上のように構成された実施例１の半導体装置は、配
線材料L1３の側面に異なる配線材料L1と抵抗の異なる配
線材料L2，L3を備えていることから配線による段差が少
なく、配線をおおい半導体装置の上面に形成される絶縁
膜２の平坦化がし易く、絶縁膜２上に作られる上部配線
の断線をしにくくできる。また同時に配線の低抵抗化も
可能である。また、配線材料L1，L2，L3の一つが下地と
接着性がいいなら他の材料に下地接着性の悪い材料（例
えばタングステンなど）を使用することができる。
線材料L1３の側面に異なる配線材料L1と抵抗の異なる配
線材料L2，L3を備えていることから配線による段差が少
なく、配線をおおい半導体装置の上面に形成される絶縁
膜２の平坦化がし易く、絶縁膜２上に作られる上部配線
の断線をしにくくできる。また同時に配線の低抵抗化も
可能である。また、配線材料L1，L2，L3の一つが下地と
接着性がいいなら他の材料に下地接着性の悪い材料（例
えばタングステンなど）を使用することができる。
（実施例２） 本発明の目的は、MOSFETドレインで発生する高電界の
発生を緩和することである。
発生を緩和することである。
第３図の（ａ）（ｂ）は本発明の第２の実施例におけ
る半導体装置の断面図を示すものである。第３図の
（ａ）（ｂ）において、７は、ゲート電極材料g1６（例
えばタングステン）の側面にもうけられたゲート電極材
料g2（例えばＮ型ポリシリコン）である。上記ゲート電
極材料g2の仕事関数が、第１導電型半導体基板がＰ型の
とき、ゲート電極材料g1より大きく、Ｎ型のとき、ゲー
ト電極材料g1より小さくなるように構成されている。
る半導体装置の断面図を示すものである。第３図の
（ａ）（ｂ）において、７は、ゲート電極材料g1６（例
えばタングステン）の側面にもうけられたゲート電極材
料g2（例えばＮ型ポリシリコン）である。上記ゲート電
極材料g2の仕事関数が、第１導電型半導体基板がＰ型の
とき、ゲート電極材料g1より大きく、Ｎ型のとき、ゲー
ト電極材料g1より小さくなるように構成されている。
以上のように構成された実施例２の半導体装置は、ゲ
ート電極材料g2が、ゲート電極材料g1より仕事関数差分
ゲート・ドレイン間の電圧を下げるため、ゲート端付近
第２導電型拡散層部に発生する高電界を弱めることがで
きる。また低濃度拡散層部の空乏化も弱め寄生抵抗の低
下にも効果を発揮する。さらに接着性の悪い（例えばタ
ングステンなど）材料をゲート電極材料g1６として用い
ることができるため、ゲート電極材料g1６を選び自由度
が広がり、仕事関数の大きい接着性の悪い材料を選びし
きい値制御の不純物濃度下げることもでき、不純物散乱
による移動度の低下もおさえることができる。
ート電極材料g2が、ゲート電極材料g1より仕事関数差分
ゲート・ドレイン間の電圧を下げるため、ゲート端付近
第２導電型拡散層部に発生する高電界を弱めることがで
きる。また低濃度拡散層部の空乏化も弱め寄生抵抗の低
下にも効果を発揮する。さらに接着性の悪い（例えばタ
ングステンなど）材料をゲート電極材料g1６として用い
ることができるため、ゲート電極材料g1６を選び自由度
が広がり、仕事関数の大きい接着性の悪い材料を選びし
きい値制御の不純物濃度下げることもでき、不純物散乱
による移動度の低下もおさえることができる。
（実施例３） 本発明の目的は、MOSFETの素子分離領域界面付近の素
子部に発生する高電界の発生を和らげ、同時に逆ナロー
効果を弱めることである。
子部に発生する高電界の発生を和らげ、同時に逆ナロー
効果を弱めることである。
第５図の（ａ）（ｂ）は本発明の第３の実施例で、
（ａ）は半導体装置の構成図、（ｂ）は上面図を示すも
のである。
（ａ）は半導体装置の構成図、（ｂ）は上面図を示すも
のである。
また第６図は、本発明の別の第３の実施例における半
導体装置の断面図を示すものである。
導体装置の断面図を示すものである。
第5,6図における７は、仕事関数が第１導電型半導体
基板がＰ型のときゲート電極材料g1より大きく、Ｎ型の
とき、ゲート材料g1より小さくなるようにされたゲート
電極材料g2である 以上のように構成された実施例３の半導体装置は、ゲ
ート材料g2（例えばＮ型ポリシリコン）がゲート材料g1
（例えばタングステン）より仕事関数差分低い電圧がゲ
ート・チャネル間、ゲート・ドレイン間にかかるため素
子分離領域に接したチャネルエッジ部にしきい値を、第
１導電型半導体基板がＰ型の場合は上げ、Ｎ型の場合は
下げるため、エッジに流れる電流量を減少させることが
できる。また浅いトレンチ分離MOSFETで起こる逆ナロー
効果を弱める働きも有する。さらに上記仕事関数差分低
い電圧がゲート・ドレイン間にかかるため、素子分離領
域に接したゲート端近くのドレイン拡散層に発生する素
子分領域と素子領域の電位差に起因する特に強い電界を
効果的に弱めることができる。
基板がＰ型のときゲート電極材料g1より大きく、Ｎ型の
とき、ゲート材料g1より小さくなるようにされたゲート
電極材料g2である 以上のように構成された実施例３の半導体装置は、ゲ
ート材料g2（例えばＮ型ポリシリコン）がゲート材料g1
（例えばタングステン）より仕事関数差分低い電圧がゲ
ート・チャネル間、ゲート・ドレイン間にかかるため素
子分離領域に接したチャネルエッジ部にしきい値を、第
１導電型半導体基板がＰ型の場合は上げ、Ｎ型の場合は
下げるため、エッジに流れる電流量を減少させることが
できる。また浅いトレンチ分離MOSFETで起こる逆ナロー
効果を弱める働きも有する。さらに上記仕事関数差分低
い電圧がゲート・ドレイン間にかかるため、素子分離領
域に接したゲート端近くのドレイン拡散層に発生する素
子分領域と素子領域の電位差に起因する特に強い電界を
効果的に弱めることができる。
（実施例４） 本発明の目的は、第１の実施例の半導体装置を現在の
LSIの工程と整合性よく実現することにある。
LSIの工程と整合性よく実現することにある。
第７図は、本発明の具体的な一実施例の製造工程断面
図で（ａ）〜（ｃ）は工程を示す。
図で（ａ）〜（ｃ）は工程を示す。
工程（ａ）においては、第一導電型半導体基板１上に
絶縁膜２を形成して、前記絶縁膜２の上に配線材料L1３
を堆積させマスクによる選択エッチングより形成してい
る。
絶縁膜２を形成して、前記絶縁膜２の上に配線材料L1３
を堆積させマスクによる選択エッチングより形成してい
る。
工程（ｂ）においては、カバレッジ良く配線材料L2４
を堆積させている。
を堆積させている。
工程（ｃ）においては、垂直方向に強い異方性のある
エッチング法により配線材料L2４のエッチングを行い配
線材料L1３の側面に堆積膜配線材料L2４を残留させてい
る。
エッチング法により配線材料L2４のエッチングを行い配
線材料L1３の側面に堆積膜配線材料L2４を残留させてい
る。
以上にように構成された実施例４の半導体装置の製造
方法では、現在のLSI技術では容易に実現できしかも、
自己整合性よく多くの工程を必要とせず第１の実施例の
半導体装置を実現できる。
方法では、現在のLSI技術では容易に実現できしかも、
自己整合性よく多くの工程を必要とせず第１の実施例の
半導体装置を実現できる。
（実施例５） 本発明の目的は、もう１つの第３の実施例の半導体装
置を現在のLSIの工程と整合性よく容易に実現すること
にある。
置を現在のLSIの工程と整合性よく容易に実現すること
にある。
第８図では、本発明の具体的な一実施例の製造工程断
面図で（ａ）〜（ｃ）は工程を示す。
面図で（ａ）〜（ｃ）は工程を示す。
工程（ａ）においては、第一導電型半導体基板１上
に、エッチングにより溝を形成し溝内と溝領域に凸部を
もつ絶縁膜２が形成されている。前記絶縁膜２の上にゲ
ート電極材料g2をカバレッジ良く堆積させている。
に、エッチングにより溝を形成し溝内と溝領域に凸部を
もつ絶縁膜２が形成されている。前記絶縁膜２の上にゲ
ート電極材料g2をカバレッジ良く堆積させている。
工程（ｂ）においては、垂直方向に強い異方性のある
エッチング法によりゲート電極材料g2のエッチングを行
ない素子分離領域である前記溝領域の絶縁膜２の凸部の
側面のみに堆積膜ゲート電極材料g2を残留させている。
エッチング法によりゲート電極材料g2のエッチングを行
ない素子分離領域である前記溝領域の絶縁膜２の凸部の
側面のみに堆積膜ゲート電極材料g2を残留させている。
工程（ｃ）においては、ゲート電極材料g1を堆積させ
エッチングマスクを用いた選択エッチ法によりゲート電
極を形成させ、同時に不必要な前記ゲート電極材料g2も
取り除いている。
エッチングマスクを用いた選択エッチ法によりゲート電
極を形成させ、同時に不必要な前記ゲート電極材料g2も
取り除いている。
以上のように構成された実施例５の半導体装置の製造
方法では、現在のLSI技術では容易にしかも自己整合性
よくもう１つの第３の実施例の半導体装置を実現でき
る。
方法では、現在のLSI技術では容易にしかも自己整合性
よくもう１つの第３の実施例の半導体装置を実現でき
る。
発明の効果 以上説明したように、本発明によれば、配線材料を薄
くでき、前記配線材料の上に形成させる絶縁膜の平坦化
を容易にさせ、前記絶縁膜上に形成させる配線の段差に
よる断線を減少させることができ、同時に配線の低抵抗
化及び、下地膜と接着性の悪い配線材料を一部使用する
ことができる。
くでき、前記配線材料の上に形成させる絶縁膜の平坦化
を容易にさせ、前記絶縁膜上に形成させる配線の段差に
よる断線を減少させることができ、同時に配線の低抵抗
化及び、下地膜と接着性の悪い配線材料を一部使用する
ことができる。
また、又、MISFET半導体装置では、ドレイン近傍で発
生する高電界を緩和することができることから、ホット
エレクトロンによるデバイス劣化を弱め、また、下地接
着性の悪い仕事関数の大きいゲート電極材料g1を使用す
ることができるため、チャネル濃度を低くし、不純物濃
度による移動度の低下をおさえ、デバイスの駆動力を上
げることが出来る。
生する高電界を緩和することができることから、ホット
エレクトロンによるデバイス劣化を弱め、また、下地接
着性の悪い仕事関数の大きいゲート電極材料g1を使用す
ることができるため、チャネル濃度を低くし、不純物濃
度による移動度の低下をおさえ、デバイスの駆動力を上
げることが出来る。
さらに素子分離領域と素子領域の電位差によって生じ
る逆ナロー効果と高電界の発生を基板不純物濃度注入を
行うことなくおさえることができるため、Ｗ方向の縮少
がしやすく、デバイスの微細化に貢献できる。
る逆ナロー効果と高電界の発生を基板不純物濃度注入を
行うことなくおさえることができるため、Ｗ方向の縮少
がしやすく、デバイスの微細化に貢献できる。
また製造方法においては、容易に整合性よく少工程で
実現できるためその実用的効果は大きい。
実現できるためその実用的効果は大きい。
第１図は、本発明の半導体装置の断面構造図、第２図
は、従来の半導体装置の断面構造図、第３図は、本発明
の半導体装置の断面構造図、第４図は、従来の半導体装
置の一例の断面構造図、第５図は、各々本発明の他の実
施例の構造図並びに正面図、第６図は本発明の他の実施
例の断面構造図、第７図および第８図は、各々本発明の
半導体装置の製造方法の一実施例を示す製造工程断面図
である。 １……第１導電型半導体基板、２……絶縁膜、３……配
線材料L1、４……配線材料L2、５……配線材料L3、６…
…ゲート電極材料g1、７……ゲート電極材料g2、８……
第２導電型高濃度拡散層、９……第２導電型低濃度拡散
層。
は、従来の半導体装置の断面構造図、第３図は、本発明
の半導体装置の断面構造図、第４図は、従来の半導体装
置の一例の断面構造図、第５図は、各々本発明の他の実
施例の構造図並びに正面図、第６図は本発明の他の実施
例の断面構造図、第７図および第８図は、各々本発明の
半導体装置の製造方法の一実施例を示す製造工程断面図
である。 １……第１導電型半導体基板、２……絶縁膜、３……配
線材料L1、４……配線材料L2、５……配線材料L3、６…
…ゲート電極材料g1、７……ゲート電極材料g2、８……
第２導電型高濃度拡散層、９……第２導電型低濃度拡散
層。
Claims (2)
- 【請求項１】ゲート電極材料g1の端部が、ゲート絶縁膜
を介して第一導電型半導体基板の一主面に形成された低
濃度第二導電型のソース・ドレイン拡散層に達し、前記
ゲート電極材料g1の側面に接し、且つ前記ゲート絶縁膜
上に仕事関数及び抵抗率の異なる少なくとも一種類以上
のゲート電極材料g2を持つ半導体装置であって、 前記ゲート電極材料g1が、前記半導体基板内に形成され
たところの素子分離領域と素子領域の界面付近の素子領
域上では細く形成され、前記素子領域では前記ゲート電
極材料g1を太く形成されたことを特徴とする半導体装
置。 - 【請求項２】第一導電型半導体基板の一主面の素子分離
領域に形成された素子分離用絶縁膜と、前記第一導電型
半導体基板上に形成されたゲート絶縁膜とを有し、 前記第一導電型半導体基板上の一主面上に前記ゲート絶
縁膜を介して前記素子分離領域に近接した素子領域端の
み、前記素子分離用絶縁膜に接して形成された少なくと
も一種類以上のゲート電極材料g2を有し、 前記ゲート電極材料g2に接し且つ前記ゲート絶縁膜及び
素子分離絶縁膜上に形成させた前記ゲート電極材料g2と
は異なるゲート電極材料g1を持つことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185951A JP2506963B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185951A JP2506963B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235776A JPH0235776A (ja) | 1990-02-06 |
| JP2506963B2 true JP2506963B2 (ja) | 1996-06-12 |
Family
ID=16179732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185951A Expired - Lifetime JP2506963B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506963B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752582B2 (ja) * | 1994-05-20 | 1998-05-18 | 株式会社フロンテック | 電子素子及びその製造方法 |
| US20110147837A1 (en) * | 2009-12-23 | 2011-06-23 | Hafez Walid M | Dual work function gate structures |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241974A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6273668A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-07-26 JP JP63185951A patent/JP2506963B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235776A (ja) | 1990-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6716046B2 (en) | Field effect transistor structure with self-aligned raised source/drain extensions | |
| US6423986B1 (en) | Field-controlled high-power semiconductor devices | |
| US6917054B2 (en) | Semiconductor device | |
| US7768078B2 (en) | Power semiconductor device having improved performance and method | |
| JPH01253966A (ja) | 縦型電界効果トランジスタ | |
| US6198129B1 (en) | Vertical type insulated gate transistor | |
| JP2005150475A (ja) | 半導体装置およびその製造方法 | |
| JPH08274335A (ja) | シリコンカーバイドｍｏｓｆｅｔ | |
| US9679963B2 (en) | Semiconductor structure and a method for processing a carrier | |
| US20090302379A1 (en) | Semiconductor Device | |
| US6825507B2 (en) | Semiconductor device having high electron mobility comprising a SiGe/Si/SiGe substrate | |
| JPH07131007A (ja) | 半導体装置 | |
| JPH0296375A (ja) | 半導体装置 | |
| JP2506963B2 (ja) | 半導体装置 | |
| US6740930B2 (en) | Lateral MOS power transistor | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| EP0547030B1 (en) | Step-cut insulated gate static induction transistors and method of manufacturing the same | |
| JPH0778977A (ja) | 半導体装置 | |
| JPH04348038A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| TW202125644A (zh) | 氮化鎵高電子遷移率電晶體及其製造方法 | |
| JPH1174517A (ja) | 半導体装置 | |
| JP2020126932A (ja) | トレンチゲート型半導体装置 | |
| JPH09199721A (ja) | 電界効果トランジスタ | |
| JP2004288873A (ja) | 半導体装置 | |
| JP2540754B2 (ja) | 高耐圧トランジスタ |