JPS6273668A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6273668A JPS6273668A JP60212180A JP21218085A JPS6273668A JP S6273668 A JPS6273668 A JP S6273668A JP 60212180 A JP60212180 A JP 60212180A JP 21218085 A JP21218085 A JP 21218085A JP S6273668 A JPS6273668 A JP S6273668A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- channel
- work function
- drain
- length direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000009826 distribution Methods 0.000 abstract description 10
- 239000000463 material Substances 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910008814 WSi2 Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- -1 etc. Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 241000370685 Arge Species 0.000 description 1
- 229910021359 Chromium(II) silicide Inorganic materials 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 101000617550 Dictyostelium discoideum Presenilin-A Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- AWKLBIOQCIORSB-UHFFFAOYSA-N etamiphylline Chemical compound CN1C(=O)N(C)C(=O)C2=C1N=CN2CCN(CC)CC AWKLBIOQCIORSB-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910001392 phosphorus oxide Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- VSAISIQCTGDGPU-UHFFFAOYSA-N tetraphosphorus hexaoxide Chemical compound O1P(O2)OP3OP1OP2O3 VSAISIQCTGDGPU-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の利用分野〕
本発明は、ＭＯＳ （金属−酸化物一半導体（Ｍｅｔａ
ｌ−Ｏｘｉｄｅ−５ｅｍｉ１−０ｘｉｄｅ−５ｅ ）
型半導体装置に関する。 〔発明の背景〕 ＭＯＳ型ＶＬＳＩ （超大規模集精回路（ｑｅｒｙＬ
ａｒｇｅ ５ｃａｌｅ工ｎｔｅｇｌａｔｅｄ Ｃ１ｒｃ
ｕｉｔ））の高集積化に伴い、それを構成するＭＯＳト
ランジスタのチャネル長は短くなり、１−以下になろう
としている。一方、これらＭＯＳトランジスタを駆動す
るための電源電圧は、外部回路との関係上、素子が微細
化されても３〜５１！ｍの長チャネル長トランジスタと
同じ値に据え置かれたままである。このため、ドレイン
端部の電界は高くなる一方である。 電界が高くなるとキャリアのエネルギーが大きくなり、
ドレイン近傍の高電界領域においてキャリアがゲート酸
化膜中に注入され、長期使用中にトランジスタのしきい
値電圧が変動するという問題が生じる。この現象は、一
般にホットキャリア効果と呼ばれている。また、ホット
キャリア効果に対する耐性（以下ホットキャリア耐性と
称する。）が低くなると共に、短チャネルになるとソー
ス、ドレイン間耐圧が低下してくるという問題も生じる
。 これら短チヤネルＭＯＳトランジスタの問題点を緩和す
る方法として、 Ｌ［’）Ｄ （ライトリ−ドープト
ドレイン（Ｌｉｇｈｔｌｙ Ｉ）ｏｐｅｄ Ｄｒａｉｎ
））と呼ばれる構造が検討されている（アイ・イー・デ
ィー・エム テクニカル ダイジェスト（ＩＥＤＭＴｅ
ｃｈｎｊｃａｌ Ｄｉｇｅｓｔ） １９８１年、６５１
頁参照。）。 この構造を有する半導体装置の断面概略を第２図に示す
６図において、１はＳｉ基板、２はグー１−酸化膜、３
はグー１〜電極、４はゲート側壁５ｉ０２膜、５．６は
ゲート側壁５ｉｎ２膜４をマスクとする不純物ドープに
より形成されたソース、ドレイン領域、７はゲート電極
３をマスクとする不純物ドープにより形成された低濃度
不純物ドープ領域を示す。このように、ドレイン６端部
に低濃度不純物ドープ領域７を設け、ドレイン端部にお
ける不純物濃度分布を緩やかにすることによりドレイン
端部で高電界が集中するのを抑制する。この■４ＤＤ構
造により、ソース、ドレイン間耐圧およびホットキャリ
ア耐性が向上することが確認されている。しかしながら
、このＬ Ｄ Ｄ構造の半導体装置においては、低濃度
不純物ドープ領域７の抵抗が高くなるため、トランジス
タの相互コンダクタンスが低くなり、電流駆動能力およ
び動作速度が低下するという問題点があった。 〔発明の目的〕 本発明の目的は、素子が微細になると、制御が困難にな
る不純物濃度分布に頼らないで、素子の特性を制御する
ことができろＭＯＳ型゛ト導体装置を提供することにあ
る。本発明の他の目的は、短チャネルになっても相互コ
ンダクタンス等、ＭＯＳトランジスタの基本特性をでき
るだけ損わないで、ホットキャリアー・１性およびソー
ス、ドレイン間耐圧を向」ユさせることができるＭＯ３
Ｉ−ランジスタを提供することにある。 〔発明の概要〕 本発明の基本構造を第１図を用いて説明する。 第１図は、ゲート電極の仕事関数がチャネル長方向に異
なっているＭＯＳトランジスタの例を示す。 図において、１はＳｉ基板、２はグー１−酸化膜、３は
ゲート電極、５．６はソース、ドレイン領域を示す。同
図に示すゲート電極３は、チャネル長方向にａ、ｂ、ｃ
、ｄの異なる材料で構成することによりゲート電極３の
仕事関数をチャネル長方向に異ならせている。 第２図に示すＬＤＤ構造においては、高抵抗の低濃度不
純物ドープ領域７は一般にソース５の端部にも形成され
ている。したがって、相互コンダクタンスには、ソース
とドレイン端部の低濃度不純物領域の抵抗の和が影響す
る。これらの抵抗による相互コンダクタンスの低下を避
けるためには。 ソース、ドレイン端部において局所的に反転層が形成さ
れ易くすれば良い。ＭＯ８構造におけるフラットバンド
電圧は、ゲート電極の仕事関数と半導体基板のフェルミ
レベルとの差および酸化膜中の固定電荷により決まる。 つまり、ゲート電極の仕事関数を調整することにより反
転層の形成し易さを変えることができる。このため１本
発明においては、ゲート電極のチャネル長方向の仕事関
数に分布を持たせることによりソース、ドレイン近傍だ
けを反転し易くし、かつチャネル中央部だけを反転しに
くくすることを可能にした。しかし。 ソース、ドレイン端から反転層が張り出してくると、ト
ランジスタのしきい値電圧が急激に低下する。これを避
けるためには、チャネル中央部からドレインよりの領域
でしきい値電圧が高くなる構造にすれば良い。 すなわち、ｎチャネルＭＯＳトランジスタにおいては、
チャネル中央部のゲート電極す、ｃ （第１図）で高く
その両側のゲート電極ａ、ｄで低い値の仕事関数を持つ
ゲート電極を用いる。この場合、ドレイン側のゲート電
極ｄの仕事関数を極端に低くすると、しきい値電圧の低
下を招くので調整する必要があるが、ソース側のゲート
電極ａの仕事関数はできるだけ低くするのが望ましい。 ＰチャネルＭＯＳトランジスタにおいては、ｎチャネル
ＭＯＳトランジスタと通分布の仕事関数のゲート電極と
すれば良いゆすなオ）ら、チャネル中央部のゲート電極
す、ｃの仕事関数が最も低く、ソース側のゲート電極ａ
の仕事関数が最も高くなるようにゲート電極を構成すれ
ば良い。 このように本発明では、ゲート電極の仕事関数をチャネ
ル長方向に異ならせることにより、ソース、ドレイン端
部で局所的に反転層を形成し易くして相互コンダクタン
スの低下を防止することができる。特に、短チャネルに
なると、不純物分布は制御するのが困難であるが、本発
明ではゲート電極の仕事関数を制御するので、短チャネ
ルでも制御が容易である。 〔発明の実施例〕 実施例１ 第３図（ａ）〜（ｄ）に本発明の一実施例の製造工程断
面図を示す。本実施例は、本発明をｎチャネルＭｏＳト
ランジスタに適用した例を示す。 まず、Ｐ型（１００） Ｓｉ基板１の所定領域を酸化し
、厚さ２０ｎｍのゲートＳ ｉｏ、膜２を形成した。次
に、しきい値電圧を制御するため、ボロンをイオン打込
法により打込みエネルギー４０ｋｅｖ、ドーズ量５Ｘ１
０１１／ａＪの条件で基板全体に注入した。この後、化
学蒸着（ＣＶＤ）法により、タングステン−シリコン化
合物（ＷＳｉ２）膜８を厚さ０．３−堆積した。次に、
ＣＶＤ法により６■ｏ１％りん酸化物を含有したｐｓａ
（りんけい酸ガラス）膜９を厚さ０．２μｓ堆積した
。次に、ホトレジストをマスクとしてゲート長１−の形
状にＰＳＧ膜をエツチング加工した。この後、このＰＳ
ＧＳｅＯ２スクとして、ＷＳｊ２膜８をドライエツチン
グ技術により加工した。このとき、ＷＳｉ、膜はオーバ
エツチングし、（ａ）図に示すようにＰ Ｓ Ｇ膜９の
両側から、各々０．２５４細るように加工した。次に、
（ｂ）図に示すように、Ｓｉ窒化膜１０をＣＶＤ法によ
り厚さ０．２−堆積した後、ホトリソグラフィとドライ
エツチング技術を用いて、将来、ドレイン領域を形成す
る側のＳｉ窒化膜を図示のごとく除去した。この後、Ｃ
ＶＤ法でりんを含有した多結晶ＳＬを全面に厚さ０．３
声堆積し、続いて異方性エツチング技術により堆積した
多結晶Ｓｉ膜を除去した。これにより、（ｂ）図に示す
ように、ＰＳＧＳｅＯ２さしの下にまオ】り込んで堆積
した多結晶５ｉｌｉ１．１のみを残存させることができ
た。次に、（ｃ）図に示すように、６ｍｏ１％のｐ ｓ
ａ ｌｌ’Ｊ１３を厚さ０．２
ｌ−Ｏｘｉｄｅ−５ｅｍｉ１−０ｘｉｄｅ−５ｅ ）
型半導体装置に関する。 〔発明の背景〕 ＭＯＳ型ＶＬＳＩ （超大規模集精回路（ｑｅｒｙＬ
ａｒｇｅ ５ｃａｌｅ工ｎｔｅｇｌａｔｅｄ Ｃ１ｒｃ
ｕｉｔ））の高集積化に伴い、それを構成するＭＯＳト
ランジスタのチャネル長は短くなり、１−以下になろう
としている。一方、これらＭＯＳトランジスタを駆動す
るための電源電圧は、外部回路との関係上、素子が微細
化されても３〜５１！ｍの長チャネル長トランジスタと
同じ値に据え置かれたままである。このため、ドレイン
端部の電界は高くなる一方である。 電界が高くなるとキャリアのエネルギーが大きくなり、
ドレイン近傍の高電界領域においてキャリアがゲート酸
化膜中に注入され、長期使用中にトランジスタのしきい
値電圧が変動するという問題が生じる。この現象は、一
般にホットキャリア効果と呼ばれている。また、ホット
キャリア効果に対する耐性（以下ホットキャリア耐性と
称する。）が低くなると共に、短チャネルになるとソー
ス、ドレイン間耐圧が低下してくるという問題も生じる
。 これら短チヤネルＭＯＳトランジスタの問題点を緩和す
る方法として、 Ｌ［’）Ｄ （ライトリ−ドープト
ドレイン（Ｌｉｇｈｔｌｙ Ｉ）ｏｐｅｄ Ｄｒａｉｎ
））と呼ばれる構造が検討されている（アイ・イー・デ
ィー・エム テクニカル ダイジェスト（ＩＥＤＭＴｅ
ｃｈｎｊｃａｌ Ｄｉｇｅｓｔ） １９８１年、６５１
頁参照。）。 この構造を有する半導体装置の断面概略を第２図に示す
６図において、１はＳｉ基板、２はグー１−酸化膜、３
はグー１〜電極、４はゲート側壁５ｉ０２膜、５．６は
ゲート側壁５ｉｎ２膜４をマスクとする不純物ドープに
より形成されたソース、ドレイン領域、７はゲート電極
３をマスクとする不純物ドープにより形成された低濃度
不純物ドープ領域を示す。このように、ドレイン６端部
に低濃度不純物ドープ領域７を設け、ドレイン端部にお
ける不純物濃度分布を緩やかにすることによりドレイン
端部で高電界が集中するのを抑制する。この■４ＤＤ構
造により、ソース、ドレイン間耐圧およびホットキャリ
ア耐性が向上することが確認されている。しかしながら
、このＬ Ｄ Ｄ構造の半導体装置においては、低濃度
不純物ドープ領域７の抵抗が高くなるため、トランジス
タの相互コンダクタンスが低くなり、電流駆動能力およ
び動作速度が低下するという問題点があった。 〔発明の目的〕 本発明の目的は、素子が微細になると、制御が困難にな
る不純物濃度分布に頼らないで、素子の特性を制御する
ことができろＭＯＳ型゛ト導体装置を提供することにあ
る。本発明の他の目的は、短チャネルになっても相互コ
ンダクタンス等、ＭＯＳトランジスタの基本特性をでき
るだけ損わないで、ホットキャリアー・１性およびソー
ス、ドレイン間耐圧を向」ユさせることができるＭＯ３
Ｉ−ランジスタを提供することにある。 〔発明の概要〕 本発明の基本構造を第１図を用いて説明する。 第１図は、ゲート電極の仕事関数がチャネル長方向に異
なっているＭＯＳトランジスタの例を示す。 図において、１はＳｉ基板、２はグー１−酸化膜、３は
ゲート電極、５．６はソース、ドレイン領域を示す。同
図に示すゲート電極３は、チャネル長方向にａ、ｂ、ｃ
、ｄの異なる材料で構成することによりゲート電極３の
仕事関数をチャネル長方向に異ならせている。 第２図に示すＬＤＤ構造においては、高抵抗の低濃度不
純物ドープ領域７は一般にソース５の端部にも形成され
ている。したがって、相互コンダクタンスには、ソース
とドレイン端部の低濃度不純物領域の抵抗の和が影響す
る。これらの抵抗による相互コンダクタンスの低下を避
けるためには。 ソース、ドレイン端部において局所的に反転層が形成さ
れ易くすれば良い。ＭＯ８構造におけるフラットバンド
電圧は、ゲート電極の仕事関数と半導体基板のフェルミ
レベルとの差および酸化膜中の固定電荷により決まる。 つまり、ゲート電極の仕事関数を調整することにより反
転層の形成し易さを変えることができる。このため１本
発明においては、ゲート電極のチャネル長方向の仕事関
数に分布を持たせることによりソース、ドレイン近傍だ
けを反転し易くし、かつチャネル中央部だけを反転しに
くくすることを可能にした。しかし。 ソース、ドレイン端から反転層が張り出してくると、ト
ランジスタのしきい値電圧が急激に低下する。これを避
けるためには、チャネル中央部からドレインよりの領域
でしきい値電圧が高くなる構造にすれば良い。 すなわち、ｎチャネルＭＯＳトランジスタにおいては、
チャネル中央部のゲート電極す、ｃ （第１図）で高く
その両側のゲート電極ａ、ｄで低い値の仕事関数を持つ
ゲート電極を用いる。この場合、ドレイン側のゲート電
極ｄの仕事関数を極端に低くすると、しきい値電圧の低
下を招くので調整する必要があるが、ソース側のゲート
電極ａの仕事関数はできるだけ低くするのが望ましい。 ＰチャネルＭＯＳトランジスタにおいては、ｎチャネル
ＭＯＳトランジスタと通分布の仕事関数のゲート電極と
すれば良いゆすなオ）ら、チャネル中央部のゲート電極
す、ｃの仕事関数が最も低く、ソース側のゲート電極ａ
の仕事関数が最も高くなるようにゲート電極を構成すれ
ば良い。 このように本発明では、ゲート電極の仕事関数をチャネ
ル長方向に異ならせることにより、ソース、ドレイン端
部で局所的に反転層を形成し易くして相互コンダクタン
スの低下を防止することができる。特に、短チャネルに
なると、不純物分布は制御するのが困難であるが、本発
明ではゲート電極の仕事関数を制御するので、短チャネ
ルでも制御が容易である。 〔発明の実施例〕 実施例１ 第３図（ａ）〜（ｄ）に本発明の一実施例の製造工程断
面図を示す。本実施例は、本発明をｎチャネルＭｏＳト
ランジスタに適用した例を示す。 まず、Ｐ型（１００） Ｓｉ基板１の所定領域を酸化し
、厚さ２０ｎｍのゲートＳ ｉｏ、膜２を形成した。次
に、しきい値電圧を制御するため、ボロンをイオン打込
法により打込みエネルギー４０ｋｅｖ、ドーズ量５Ｘ１
０１１／ａＪの条件で基板全体に注入した。この後、化
学蒸着（ＣＶＤ）法により、タングステン−シリコン化
合物（ＷＳｉ２）膜８を厚さ０．３−堆積した。次に、
ＣＶＤ法により６■ｏ１％りん酸化物を含有したｐｓａ
（りんけい酸ガラス）膜９を厚さ０．２μｓ堆積した
。次に、ホトレジストをマスクとしてゲート長１−の形
状にＰＳＧ膜をエツチング加工した。この後、このＰＳ
ＧＳｅＯ２スクとして、ＷＳｊ２膜８をドライエツチン
グ技術により加工した。このとき、ＷＳｉ、膜はオーバ
エツチングし、（ａ）図に示すようにＰ Ｓ Ｇ膜９の
両側から、各々０．２５４細るように加工した。次に、
（ｂ）図に示すように、Ｓｉ窒化膜１０をＣＶＤ法によ
り厚さ０．２−堆積した後、ホトリソグラフィとドライ
エツチング技術を用いて、将来、ドレイン領域を形成す
る側のＳｉ窒化膜を図示のごとく除去した。この後、Ｃ
ＶＤ法でりんを含有した多結晶ＳＬを全面に厚さ０．３
声堆積し、続いて異方性エツチング技術により堆積した
多結晶Ｓｉ膜を除去した。これにより、（ｂ）図に示す
ように、ＰＳＧＳｅＯ２さしの下にまオ】り込んで堆積
した多結晶５ｉｌｉ１．１のみを残存させることができ
た。次に、（ｃ）図に示すように、６ｍｏ１％のｐ ｓ
ａ ｌｌ’Ｊ１３を厚さ０．２
【堆積した後、再びホ
トリソグラフィとドライエツチング技術により将来ソー
ス領域を形成する側のＰＳＧＩＩＯのみ除去した。次に
。 Ｓｉ窒化膜１０を熱りん酸により除去した後、ＣＶＤ法
によりＬａ塩化物とＢ塩化物から、水素ガスをキャリア
としてＬ ａ Ｂ 、膜を厚さ０．３／／Ｉ１１堆積し
た。 次に、多結晶Ｓｉ膜１１と同様にして、異方性ドライエ
ツチング技術を用いて、ＰＳＧＳｅＯ２さし下のＬ ａ
Ｂ 、膜１２のみを残存させた。次に、ＰＳＧＩＩＩ
１．３および９を除去した後、イオン打込法により６
０ｋｅｖ、５Ｘ］、Ｏ”／ａ＋ｒの条件でりんをＳｉ基
板１に注入し、図（ｃｌ）に示すように、低濃度不純物
ドープ領域７を形成した。次に、ＣＶＤ法により５ｉｎ
２膜を厚さ０．２Ｉ！ｍ堆積した後、再び異方性ドライ
エツチング技術を用いてＳｉＯ２［を除去し、ゲート電
極側壁部のみ５ｉｎ２膜４を残存させた。 この後、ヒ素を１００ｋｅｙ、ｌＸｌ０”／ｃｆｆｌの
条件でＳｉ基板１に注入し、ソース５、ドレイン６とし
た。これ以後の工程は通常のＭＯ８Ｉ−ランジスタと同
様であるので省略する。 このようにして得られたｎチャネルＭＯＳトランジスタ
のゲート電極は、ソース５側からＬａＢＧ膜１２、ＷＳ
ｉ、膜８、りん含有多結晶Ｓｉ膜１１が１１ηんで構成
されており、各々の材料の仕事関数は２．６．４．８．
４．１ｅＶであった。また５このトランジスタは、ＬＤ
Ｄ構造をも有している。 第４図に本実施例および従来のトランジスタのドレイン
電流−電圧特性を比較して示した。図の（ａ）は従来の
急峻濃度勾配ソース、トレインを有するトランジスタ、
（ｂ）は従来のＬ Ｄ Ｄ構造を有するトランジスタ、
（ｅ）は本実施例のトランジスタのそれぞれドレイン電
流−電圧特性を示す。この図から明らかなように、本実
施例のトランジスタは、従来の急峻濃度勾配ソース、ド
レインを有するトランジスタと同等の相互コンダクタン
スが得られ、かつ従来のＬ Ｄ Ｌ’）構造を有するト
ランジスタと同等のホットキャリア耐性およびソース、
ドレイン間耐圧が得られた。 実施例２ 本実施例は、実施例１のｎチャネルＭＯＳトランジスタ
のＬＤＤ構造を削除したもので、他の構成は実施例１と
同様である。 第５図に本実施例および従来のｎチャネルＭＯＳトラン
ジスタのしきい値電圧のチャネル長依存性を示す。図の
（ｄ）は１．、 Ｄ Ｄ構造を有さない従来のトランジ
スタ、（（りは本実施例のトランジスタのそれぞれしき
い値電圧のチャネル長依存性を示す。本実施例のトラン
ジスタは、ゲート電極中央部の仕事関数が高いため、短
チヤネル効果が抑制される上に、ポットキャリア耐性が
約】桁弱、ソース、ドレイン間耐圧が約１〜２■向上し
た。 実施例３ 本実施例は、本発明をｎチャネルＭＯＳトランジスタに
適用した例を示す。ｎ型（１００） Ｓ ｊ基板を用い
、ゲート電極はソース側からＷＳｉ、、ＬａＢい多結晶
Ｓｊと配列させた。それぞれの仕事関数は、ソース側か
ら４．８．２．６．４．１であった。 その製造プロセスは実施例１のゲート電極構成順序を入
れ替えただけのため、説明を省略する。なお、ソース、
ドレイン領域を形成するためのドープ不純物としてはボ
ロンを用いている。ボロンはもともと急峻濃度勾配を得
るのが難しく、ドレイン端部の不純物濃度分布は緩やか
である。したがってＬＤＤ構造を適用しなかった。一般
に、ｎチャネルＭＯＳトランジスタでは短チヤネル効果
が生じ易いが、本実施例ではゲート電極の仕事関数に分
布を持たせたため、従来の均一仕事関数を持つゲート電
極のトランジスタと比較して、より短チャネルの領域ま
で短チヤネル効果が生じなか−）だ。 上記実施例においては、ゲート電極の構成材料としてＬ
ａＢいＷ Ｓ ｉ、多結晶Ｓｉを用いたが、その他の材
料を用いてもよいことはいうまでもない。 前述のように、ｎチャネルＭＯＳトランジスタではゲー
ト電極の仕事関数は、チャネル中央部で最も高く、両側
で低く、望ましくはソース側が最も低くなるようにする
。ｎチャネルＭＯＳトランジスタでは逆に、チャネル中
央部で最も低く、両側で高く、望ましくはソース側が最
も高くなるようにする。すなわち、その他の構成例とし
ては、ｎチャネルＭＯＳトランジスタでは、中央部にＭ
。 Ｓｉ、、ＣｒＳｉ、、Ｗ、Ｍｏ、ＰｔＳｉ等、両側に多
結晶Ｓｉ、へ立等を用いることができる。ｎチャネルＭ
ＯＳトランジスタでは１両側にＭｏＳｉ２、ＣｒＳｉ２
、Ｗ、Ｍｏ、ＰｔＳｉ等、中央部に多結晶Ｓｉ、ｎ等を
用いることができる。 なお、上記実施例においては、チャネル長方向に３種類
の材料を並べてゲート電極を構成したが、もちろんそれ
以上あるいは２種類としても良い。 また、異なる材料によってチャネル長方向の仕事関数を
断続的に異ならせるのでなく、ゲート電極に局所的にｎ
型とｐ型不純物をドープさせることにより、ゲート電極
の中で断続的もしくは連続的に仕事関数を変化させても
よく、この場合も特性の向」二が観測された。 〔発明の効果〕 以上説明したように、本発明は、ＭＯ８型半導体装置に
おいて、ゲート電極のチャネル長方向の仕事関数を異な
らせることにより、不純物濃度分布に頼らないで、素子
が微細になっても素子の特性を制御することができる。 特に、ＭＯＳトランジスタにおいて、ソース、ドレイン
近傍からの空乏層の張り出しを各トランジスタ構造に最
も適した形に制御することにより、相互コンダクタンス
を低下させることなく、ホットキャリア耐性およびソー
ス、ドレイン間耐圧を向上させることができる。
トリソグラフィとドライエツチング技術により将来ソー
ス領域を形成する側のＰＳＧＩＩＯのみ除去した。次に
。 Ｓｉ窒化膜１０を熱りん酸により除去した後、ＣＶＤ法
によりＬａ塩化物とＢ塩化物から、水素ガスをキャリア
としてＬ ａ Ｂ 、膜を厚さ０．３／／Ｉ１１堆積し
た。 次に、多結晶Ｓｉ膜１１と同様にして、異方性ドライエ
ツチング技術を用いて、ＰＳＧＳｅＯ２さし下のＬ ａ
Ｂ 、膜１２のみを残存させた。次に、ＰＳＧＩＩＩ
１．３および９を除去した後、イオン打込法により６
０ｋｅｖ、５Ｘ］、Ｏ”／ａ＋ｒの条件でりんをＳｉ基
板１に注入し、図（ｃｌ）に示すように、低濃度不純物
ドープ領域７を形成した。次に、ＣＶＤ法により５ｉｎ
２膜を厚さ０．２Ｉ！ｍ堆積した後、再び異方性ドライ
エツチング技術を用いてＳｉＯ２［を除去し、ゲート電
極側壁部のみ５ｉｎ２膜４を残存させた。 この後、ヒ素を１００ｋｅｙ、ｌＸｌ０”／ｃｆｆｌの
条件でＳｉ基板１に注入し、ソース５、ドレイン６とし
た。これ以後の工程は通常のＭＯ８Ｉ−ランジスタと同
様であるので省略する。 このようにして得られたｎチャネルＭＯＳトランジスタ
のゲート電極は、ソース５側からＬａＢＧ膜１２、ＷＳ
ｉ、膜８、りん含有多結晶Ｓｉ膜１１が１１ηんで構成
されており、各々の材料の仕事関数は２．６．４．８．
４．１ｅＶであった。また５このトランジスタは、ＬＤ
Ｄ構造をも有している。 第４図に本実施例および従来のトランジスタのドレイン
電流−電圧特性を比較して示した。図の（ａ）は従来の
急峻濃度勾配ソース、トレインを有するトランジスタ、
（ｂ）は従来のＬ Ｄ Ｄ構造を有するトランジスタ、
（ｅ）は本実施例のトランジスタのそれぞれドレイン電
流−電圧特性を示す。この図から明らかなように、本実
施例のトランジスタは、従来の急峻濃度勾配ソース、ド
レインを有するトランジスタと同等の相互コンダクタン
スが得られ、かつ従来のＬ Ｄ Ｌ’）構造を有するト
ランジスタと同等のホットキャリア耐性およびソース、
ドレイン間耐圧が得られた。 実施例２ 本実施例は、実施例１のｎチャネルＭＯＳトランジスタ
のＬＤＤ構造を削除したもので、他の構成は実施例１と
同様である。 第５図に本実施例および従来のｎチャネルＭＯＳトラン
ジスタのしきい値電圧のチャネル長依存性を示す。図の
（ｄ）は１．、 Ｄ Ｄ構造を有さない従来のトランジ
スタ、（（りは本実施例のトランジスタのそれぞれしき
い値電圧のチャネル長依存性を示す。本実施例のトラン
ジスタは、ゲート電極中央部の仕事関数が高いため、短
チヤネル効果が抑制される上に、ポットキャリア耐性が
約】桁弱、ソース、ドレイン間耐圧が約１〜２■向上し
た。 実施例３ 本実施例は、本発明をｎチャネルＭＯＳトランジスタに
適用した例を示す。ｎ型（１００） Ｓ ｊ基板を用い
、ゲート電極はソース側からＷＳｉ、、ＬａＢい多結晶
Ｓｊと配列させた。それぞれの仕事関数は、ソース側か
ら４．８．２．６．４．１であった。 その製造プロセスは実施例１のゲート電極構成順序を入
れ替えただけのため、説明を省略する。なお、ソース、
ドレイン領域を形成するためのドープ不純物としてはボ
ロンを用いている。ボロンはもともと急峻濃度勾配を得
るのが難しく、ドレイン端部の不純物濃度分布は緩やか
である。したがってＬＤＤ構造を適用しなかった。一般
に、ｎチャネルＭＯＳトランジスタでは短チヤネル効果
が生じ易いが、本実施例ではゲート電極の仕事関数に分
布を持たせたため、従来の均一仕事関数を持つゲート電
極のトランジスタと比較して、より短チャネルの領域ま
で短チヤネル効果が生じなか−）だ。 上記実施例においては、ゲート電極の構成材料としてＬ
ａＢいＷ Ｓ ｉ、多結晶Ｓｉを用いたが、その他の材
料を用いてもよいことはいうまでもない。 前述のように、ｎチャネルＭＯＳトランジスタではゲー
ト電極の仕事関数は、チャネル中央部で最も高く、両側
で低く、望ましくはソース側が最も低くなるようにする
。ｎチャネルＭＯＳトランジスタでは逆に、チャネル中
央部で最も低く、両側で高く、望ましくはソース側が最
も高くなるようにする。すなわち、その他の構成例とし
ては、ｎチャネルＭＯＳトランジスタでは、中央部にＭ
。 Ｓｉ、、ＣｒＳｉ、、Ｗ、Ｍｏ、ＰｔＳｉ等、両側に多
結晶Ｓｉ、へ立等を用いることができる。ｎチャネルＭ
ＯＳトランジスタでは１両側にＭｏＳｉ２、ＣｒＳｉ２
、Ｗ、Ｍｏ、ＰｔＳｉ等、中央部に多結晶Ｓｉ、ｎ等を
用いることができる。 なお、上記実施例においては、チャネル長方向に３種類
の材料を並べてゲート電極を構成したが、もちろんそれ
以上あるいは２種類としても良い。 また、異なる材料によってチャネル長方向の仕事関数を
断続的に異ならせるのでなく、ゲート電極に局所的にｎ
型とｐ型不純物をドープさせることにより、ゲート電極
の中で断続的もしくは連続的に仕事関数を変化させても
よく、この場合も特性の向」二が観測された。 〔発明の効果〕 以上説明したように、本発明は、ＭＯ８型半導体装置に
おいて、ゲート電極のチャネル長方向の仕事関数を異な
らせることにより、不純物濃度分布に頼らないで、素子
が微細になっても素子の特性を制御することができる。 特に、ＭＯＳトランジスタにおいて、ソース、ドレイン
近傍からの空乏層の張り出しを各トランジスタ構造に最
も適した形に制御することにより、相互コンダクタンス
を低下させることなく、ホットキャリア耐性およびソー
ス、ドレイン間耐圧を向上させることができる。
第１図は本発明の基本構造を説明するためのＭＯＳトラ
ンジスタの断面図、第２図は従来のＬ ＤＩ〕構造のＭ
ＯＳトランジスタの断面図、第３図（ａ）〜（ｄ）は本
発明の一実施例のＭＯＳトランジスタの製造プロセスを
示す断面図、第４図は従来および本発明によるＭＯＳト
ランジスタのドレイン電流−電圧特性を示す図、第５図
は従来および本発明によるＭＯＳトランジスタのしきい
値電圧のチャネル長依存性を示す図である。 １・・・Ｓｉ基板 ２・・・ゲート酸化膜３・
・・ゲート電極 ４・・・ゲート側壁Ｓ ｊ、
０２膜５・・・ソース ６・・・ドレイン７
・・・低濃度不純物ドープ領域 ８・・・ＷＳｉ２膜 ９．１３・・・Ｐ Ｓ
Ｇ ＩＥＪｉｏ・・・Ｓｉ窒化膜 １１・・・
多結晶５ｉｌｌ’２１２・・・ＬａＢ、膜 代理人ブ？理士 中 村 純之助 １’２図
ンジスタの断面図、第２図は従来のＬ ＤＩ〕構造のＭ
ＯＳトランジスタの断面図、第３図（ａ）〜（ｄ）は本
発明の一実施例のＭＯＳトランジスタの製造プロセスを
示す断面図、第４図は従来および本発明によるＭＯＳト
ランジスタのドレイン電流−電圧特性を示す図、第５図
は従来および本発明によるＭＯＳトランジスタのしきい
値電圧のチャネル長依存性を示す図である。 １・・・Ｓｉ基板 ２・・・ゲート酸化膜３・
・・ゲート電極 ４・・・ゲート側壁Ｓ ｊ、
０２膜５・・・ソース ６・・・ドレイン７
・・・低濃度不純物ドープ領域 ８・・・ＷＳｉ２膜 ９．１３・・・Ｐ Ｓ
Ｇ ＩＥＪｉｏ・・・Ｓｉ窒化膜 １１・・・
多結晶５ｉｌｌ’２１２・・・ＬａＢ、膜 代理人ブ？理士 中 村 純之助 １’２図
Claims (1)
- 半導体基板上に絶縁膜を介して形成されたゲート電極を
少なくとも有し、上記ゲート電極は、チャネル長方向に
異なる仕事関数を有することを特徴とするＭＯＳ型半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212180A JPS6273668A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212180A JPS6273668A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273668A true JPS6273668A (ja) | 1987-04-04 |
Family
ID=16618237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212180A Pending JPS6273668A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273668A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235776A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0279474A (ja) * | 1988-09-14 | 1990-03-20 | Nec Corp | Ｍｏｓトランジスタ |
| JPH02137372A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | Ｍｏｓ電界効果型トランジスタ |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| WO2005096387A3 (en) * | 2004-03-31 | 2006-02-02 | Intel Corp | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| WO2008056289A1 (en) * | 2006-11-06 | 2008-05-15 | Nxp B.V. | Method of manufacturing a fet gate |
| CN106531795A (zh) * | 2015-09-14 | 2017-03-22 | 台湾积体电路制造股份有限公司 | 半导体装置与半导体装置的栅极堆叠的制作方法 |
-
1985
- 1985-09-27 JP JP60212180A patent/JPS6273668A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235776A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0279474A (ja) * | 1988-09-14 | 1990-03-20 | Nec Corp | Ｍｏｓトランジスタ |
| JPH02137372A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | Ｍｏｓ電界効果型トランジスタ |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| WO2005096387A3 (en) * | 2004-03-31 | 2006-02-02 | Intel Corp | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| US7285829B2 (en) | 2004-03-31 | 2007-10-23 | Intel Corporation | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| KR100847866B1 (ko) * | 2004-03-31 | 2008-07-23 | 인텔 코포레이션 | 트랜지스터 및 그 제조 방법 |
| US7666727B2 (en) | 2004-03-31 | 2010-02-23 | Intel Corporation | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| WO2008056289A1 (en) * | 2006-11-06 | 2008-05-15 | Nxp B.V. | Method of manufacturing a fet gate |
| US7838371B2 (en) | 2006-11-06 | 2010-11-23 | Nxp B.V. | Method of manufacturing a FET gate |
| CN106531795A (zh) * | 2015-09-14 | 2017-03-22 | 台湾积体电路制造股份有限公司 | 半导体装置与半导体装置的栅极堆叠的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518138B2 (en) | Method of forming Self-aligned lateral DMOS with spacer drift region | |
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| KR100495023B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| EP0187016A2 (en) | MISFET with lightly doped drain and method of manufacturing the same | |
| JP2005516389A (ja) | 歪み半導体基板を用いてショットキまたはショットキのような接触を形成するソースおよび／またはドレインを有する電界効果トランジスタ | |
| JPS62274767A (ja) | 高耐圧半導体装置及びその製造方法 | |
| JPH01205470A (ja) | 半導体装置およびその製造方法 | |
| JP3239853B2 (ja) | 半導体装置の製造方法 | |
| US6906345B2 (en) | Semiconductor device and method of manufacturing the same | |
| US4485390A (en) | Narrow channel FET | |
| JPS6273668A (ja) | 半導体装置 | |
| JPS61160975A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| US6087238A (en) | Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof | |
| JPH0571190B2 (ja) | ||
| JP3194162B2 (ja) | Ｍｏｓ ｆｅｔ製造方法 | |
| JPH04212467A (ja) | 半導体装置およびその製造方法 | |
| JPH0234936A (ja) | 半導体装置およびその製造方法 | |
| JPH08255903A (ja) | 半導体装置及びその製造方法 | |
| JPS6325977A (ja) | 半導体集積回路装置の製造方法 | |
| KR940004415B1 (ko) | Mos fet 제조방법 및 그 구조 | |
| JP2953120B2 (ja) | Ｍｏｓトランジスタとその製造方法 | |
| JP2578417B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH01191473A (ja) | 半導体装置の製造方法 | |
| JPS62229978A (ja) | 半導体装置 | |
| KR910009743B1 (ko) | 고속 및 고전압 반도체소자와 제조방법 |