KR100847866B1 - 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 트랜지스터는 기판 상에 형성된 게이트 유전층 상에 형성된 게이트 전극을 포함한다. 게이트 전극의 횡 대향 측벽 양측의 기판 내에 한 쌍의 소스/드레인 영역이 형성된다. 게이트 전극은 소스/드레인 영역의 일부와 중첩되는 한 쌍의 측벽 부분 및 소스 영역과 드레인 영역 사이의 기판 영역 상의 게이트 유전층 상에 형성된 중심 부분을 포함하는데, 이 중심 부분은 제 1 일함수를 갖고, 한 쌍의 측벽 부분은 제 2 일함수를 가지며, 제 2 일함수는 제 1 일함수와 상이하다.

Description

트랜지스터 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING A LATERALLY MODULATED GATE WORKFUNCTION AND METHOD OF FABRICATION}
본 발명은 반도체 제조 분야에 관한 것으로서, 특히 횡 변조형 게이트 일함수(laterally modulated gate work function)를 갖는 금속 절연 반도체 전계 효과 트랜지스터에 관한 것이다.
도 1은 금속 절연 반도체 전계 효과 트랜지스터(MISFET)(100)를 도시하고 있다. MISFET(100)는 실리콘 기판(102) 상에 형성된 게이트 유전층(120) 상에 형성된 게이트 전극(150)을 포함한다. 트랜지스터(100)는 게이트 전극(150)의 횡 대향 측벽을 따라 기판(102)에 형성된 한 쌍의 소스/드레인 영역을 포함한다. 도 1에 도시되어 있는 바와 같이, 소스/드레인 영역은 일반적으로 각각 얕은 소스/드레인 확장 영역 또는 팁 영역(140)과 비교적 깊은 소스/드레인 접촉 영역(110)을 포함한다. 한 쌍의 측벽 스페이서(130)가 게이트 전극(150)의 횡 대향 측벽을 따라 형성된다. 측벽 스페이서(130)는 소스/드레인 팁 주입물을 고 농도의 소스/드레인 주입물로부터 마스킹하는데 사용된다. 소스/드레인 확장 영역(140) 사이의 게이트 전극 아래에 위치하는 실리콘 기판(102) 부분은 디바이스의 채널 영역(114)을 규정한다. 도 1에 도시되어 있는 바와 같이, 게이트 전극(150)은 통상 소스/드레인 확장 영역 또는 팁 영역(140) 위로 약간 연장된다. 게이트 전극(150)은 일반적으로 도핑된 다결정 실리콘으로 형성된다. 또는, 게이트 전극은 금속 막으로 형성될 수도 있다. 금속 게이트 전극(150)은 폴리 공핍 효과(poly depletion effect)의 제거 및 이에 따른 채널 상의 게이트 제어의 향상으로 인해 차세대에 주 기술이 될 것이다. 게이트 전극은 단일 막 또는 막들의 혼합 스택으로 형성될 수 있다. 그러나, 게이트 전극(150)은 디바이스에 걸쳐 일정하거나 균일한 일함수를 갖는다. 즉, 게이트 전극의 일함수는 하나의 소스/드레인 영역으로부터 채널 영역을 가로질러 다른 소스/드레인 영역까지 일정하다.
도 1은 종래의 트랜지스터를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 변조형 게이트 일함수를 갖는 금속 절연 반도체 전계 효과 트랜지스터(MISFET)의 단면도.
도 3a 내지 3k는 본 발명의 일실시예에 따른 변조형 게이트 일함수를 갖는 트랜지스터를 형성하는 방법을 도시한 도면.
도 4a 내지 4d는 본 발명의 일실시예에 따른 변조형 게이트 일함수를 갖는 트랜지스터를 형성하는 방법을 도시한 도면.
본 발명은 횡 변조형 게이트 일함수를 갖는 금속 절연 반도체 전계 효과 트랜지스터(MISFET) 및 그 제조 방법에 관한 것이다. 이하의 설명에서는, 본 발명의 완전한 이해를 위해 다수의 특정 실시예를 개시한다. 본 발명을 불필요하게 혼동시키지 않도록 하기 위해, 공지되어 있는 반도체 제조 공정 및 기법은 상세하게 설명하지 않았다.
본 발명의 일실시예는 횡 변조형 게이트 일함수를 갖는 금속 절연체 반도체 전계 효과 트랜지스터(MISFET) 및 그 제조 방법에 관한 것이다. 횡 변조형 게이트 일함수는 팁 또는 소스/드레인 확장 영역의 직렬 저항을 감소시키고 디바이스의 소스 단부 근방의 임계 전압을 보다 양호하게 제어하여, 소스 주입 효과를 향상시킴으로써, MISFET 성능을 향상시킨다.
본 발명의 일실시예에 따른 MISFET 디바이스(200)의 일례는 도 2에 도시되어 있다. 트랜지스터(200)는 실리콘 기판(202)과 같은 반도체 기판 상에 형성될 수 있다. 트랜지스터(200)는 반도체 기판(202) 내에 형성된 한 쌍의 소스/드레인 영역(204)을 포함한다. 소스/드레인 영역(204)은 각각 얕은 팁 또는 소스/드레인 확장 영역(206) 및 깊은 소스/드레인 접촉 영역(208)을 포함한다. 트랜지스터(200)는 반도체 기판(202) 상에 형성되는 게이트 유전층(210)을 포함한다. 본 발명의 일실시예에서, 게이트 유전층은 탄탈 산화물, 티타늄 산화물, 지르코늄 산화물 및 하프늄 산화물과 같은 금속 산화물 유전체와 같이 고유전율(high-K) 유전체이다. 게이트 전극(220)은 도 2에 도시되어 있는 바와 같이 게이트 유전층(210) 상에 형 성된다. 소스/드레인 영역(204) 사이에 게이트 전극/게이트 유전층 아래에 위치한 반도체 기판(202)은 디바이스의 채널 영역(214)으로, 여기서 소스/드레인 영역(204) 사이에 전류가 흐르도록 도전 반전층이 형성된다. 한 쌍의 측벽 스페이서(216)가 게이트 전극(220)의 횡 대향 측벽을 따라 형성된다.
게이트 전극(220)은 한 쌍의 측벽 또는 오버랩 부분(222) 및 중심 부분(224)을 포함한다. 오버랩 또는 측벽 부분(222)은 제 1 일함수를 갖는 제 1 도전 재료로 형성되고, 중심 부분(224)은 제 2 일함수를 갖는 제 2 도전 재료로 형성되는데, 제 2 일함수는 제 1 함수와 상이하다. 외부 측벽 부분(222)이 하나의 일함수를 갖고 중심 부분이 제 2의 다른 일함수를 가지므로, 게이트 전극(220)은 변조형 일함수를 갖는다고 할 수 있다. 또한, 측벽 또는 오버랩 부분(222)이 제 1 금속으로 형성될 수 있고 중심 부분(224)이 제 2의 다른 금속으로 형성될 수 있으므로, 게이트 전극(220)은 쌍금속(bimetallic) 게이트 전극이라고 할 수 있다.
본 발명의 다른 실시예에서는, 오버랩 부분(222)이 게이트 전극(220) 아래에서 연장되는 소스/드레인 영역(204)의 일부분 위에 형성된다. 본 발명의 일실시예에서는, 측벽 또는 오버랩 부분(222)이 하부 소스/드레인 확장 영역(206) 위에 형성된다. 본 발명의 일실시예에서는, 오버랩 부분이 도 2에 도시되어 있는 바와 같이 하부 소스/드레인 확장 영역 또는 팁 영역(206)과 실질적으로 정렬되도록 형성된다. 본 발명의 일실시예에서는, 채널 영역(214)의 대부분은 게이트 전극(220)의 중심 부분(224)에 의해 덮여서 이 게이트 전극(220)에 의해 제어된다. 본 발명의 일실시예에서는, 도 2에 도시되어 있는 바와 같이 중심 부분(224)이 대략 트랜지스 터의 채널 영역(214)과 정렬된다. 본 발명의 일실시예에서는, 중심 부분(224)이 게이트 전극 길이(220)의 적어도 50%를 포함하고, 이상적으로는 게이트 전극 길이(220)의 적어도 70%를 포함한다. 본 발명의 일실시예에서는, 게이트 전극의 중심 부분(224)의 일함수가 디바이스의 오프 상태 특성을 결정한다.
본 발명의 일실시예에서, 트랜지스터(200)는 다수 캐리어가 전자인 n형 트랜지스터이다. 트랜지스터(200)가 n형 트랜지스터이면, 소스/드레인 영역(204)은 통상 0.001 내지 0.01 1/μΩ-㎝의 n형 도전성으로 도핑되고, 기판(202)의 채널 영역(214)은 1 내지 100 1/μΩ-㎝의 p형 도전성으로 도핑된다. 본 발명의 일실시예에서, 트랜지스터(200)가 n형 트랜지스터이면, 중심 부분(224)은 n형 디바이스용으로 제작된 일함수를 갖는 도전체 재료로 형성된다. 본 발명의 일실시예에서, 트랜지스터(200)가 n형 트랜지스터이면, 게이트 전극(220)의 중심 부분(224)은 3.9 내지 4.3 eV의 일함수를 갖는 도전 재료로 형성된다. 본 발명의 일실시예에서, 트랜지스터(200)는 n형 트랜지스터이고, 게이트 전극의 중심 부분(224)은 폴리실리콘, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 알루미늄(Al)으로 이루어진 그룹으로부터 선택된 재료로 형성된다. 본 발명의 일실시예에서는, 트랜지스터(200)가, 외부 부분(222)이 1.5 내지 3.8 eV의 일함수를 갖는 재료로 형성되는 n형 트랜지스터이다. 본 발명의 일실시예에서는, 트랜지스터(200)가 n형 트랜지스터이고, 게이트 전극(220)의 오버랩 부분(222)이 스칸듐(Sc), 마그네슘(Mg) 및 이트륨(Y)으로 이루어진 그룹으로부터 선택된 재료로 형성된다. 본 발명의 일실시예에서, 트랜지스터(200)가 n형 트랜지스터이면, 게이트 전극(220)의 오버랩 부분(222)은 일 함수가 적어도 0.1 eV 미만, 이상적으로는 게이트 전극(220)의 중심 부분(224)을 형성하는 재료의 일함수보다 0.5 eV 더 작은 재료로 형성된다.
n형 트랜지스터에서, 팁 영역 위의 오버랩 부분(222)의 일함수를 중심 부분(224)의 일함수보다 더 낮게 유지하면, 고정된 게이트 전압에서 다수 캐리어 밀도가 증가하고, 이에 따라 디바이스의 성능을 변화시키는 팁 저항이 Rexternal로 감소한다. 또한, 디바이스의 소스 단부 근방의 게이트 전극의 일함수를 낮게 하면, 디바이스(200)의 오프 상태의 특성이 게이트 전극의 중심 부분(224)의 일함수에 의해 결정되도록 하면서 캐리어 밀도(carrier population)를 보다 높게 할 수 있다. 이런 방법으로, 전기적 특성 및 트랜지스터(200)의 성능이 개선될 수 있다.
본 발명의 일실시예에서는, 트랜지스터(200)가 다수 캐리어가 정공인 p형 트랜지스터이다. 트랜지스터(200)가 p형 트랜지스터이면, 소스/드레인 영역(204)은 통상 0.001 내지 0.01 1/μΩ-㎝의 p형 도전성으로 도핑될 수 있는 반면에, 기판(202)의 채널 영역은 1 내지 200 1/μΩ-㎝의 n형 도전성으로 도핑된다. 본 발명의 일실시예에서는, 트랜지스터(200)가, 중심 부분(224)이 p형 디바이스용으로 제작된 일함수를 갖는 재료로 형성된 p형 트랜지스터이다. 본 발명의 일실시예에서는, 트랜지스터(200)가 그 중심 부분(224)이 4.9 내지 5.3 eV의 일함수를 갖는 재료로 형성되는 p형 트랜지스터이다. 본 발명의 일실시예에서는, 트랜지스터(200)가, 게이트 전극(220)의 중심 부분(224)이 루테늄(Ru) 및 팔라듐(Pd)으로 이루어진 그룹으로부터 선택된 재료로 형성되는 p형 트랜지스터이다. 본 발명의 일실시예에서는, 트랜지스터(200)가 p형 트랜지스터이고, 게이트 전극(220)의 외부 부분(222)이 5.4 내지 6.0 eV의 일함수를 갖는 재료로 형성된다. 본 발명의 일실시예에서는, 트랜지스터(200)가, 게이트 전극(220)의 외부 부분(222)이 폴리실리콘, 백금(Pt), 루테늄 질화물(RuN)로 이루어진 그룹으로부터 선택된 재료로 형성되는 p형 트랜지스터이다. 본 발명의 일실시예에서는, 트랜지스터(200)가 p형 트랜지스터이면, 게이트 전극(220)의 외부 부분은 중심 부분(224)의 일함수보다 적어도 0.1 eV 큰 일함수를 가지며, 이상적으로는 0.5 eV 큰 일함수를 갖는다.
도 3a 내지 3j는 본 발명의 일실시예에 따른 대체 게이트 공정(replacement gate process)을 이용하여 횡 변조형 일함수를 갖는 게이트 전극을 포함하는 트랜지스터 제조 방법을 도시하고 있다.
제조 공정은 반도체 기판(300)으로부터 시작한다. 본 발명의 일실시예에서는, 반도체 기판(300)이 단결정 실리콘 기판 또는 웨이퍼이다. 그러나, 반도체 기판(300)은 예를 들어, SOI(silicon on insulator) 기판, 게르마늄 기판, 갈륨 아연(gallium arsenic) 기판, InSb 기판, GaP 기판, GaSb 기판 및 탄소 나노튜브와 같은 다른 유형의 기판일 수도 있다. n형 트랜지스터 또는 NMOS 트랜지스터 제조시에, 기판은 p형으로 도핑될 수 있다. p형 트랜지스터 또는 PMOS 트랜지스터 제조시에는, 기판이 n형으로 도핑될 수 있다. 본 발명의 일실시예에서는, n형 트랜지스터 제조시에, 실리콘 단결정 기판이 1015 내지 1017 cm-3의 농도로 붕소 원자로 도핑된다. 본 발명의 다른 실시예에서는, p형 트랜지스터 제조시에, 실리콘 단결 정 기판이 1015 내지 1017 cm-3의 농도로 비소 또는 인 원자로 도핑된다.
그 다음에, 기판(300) 위에 희생 게이트 유전층(302)이 형성된다. 희생 게이트 유전층(302)은 성장 또는 증착된 실리콘 산화물층 또는 실리콘 질화물층과 같은 공지되어 있는 절연층일 수 있다. 그 다음에, 도 3a에 도시되어 있는 바와 같이, 희생 게이트 유전층(302) 위에 희생 게이트 전극 재료(304)가 형성된다. 희생 게이트 전극 재료(304)는 대략 디바이스의 게이트 전극에 바람직한 두께로 형성된다. 희생 게이트 전극 재료(304)는, 대체 게이트 공정 동안에 실리콘 산화물 막 또는 실리콘 질화물 막과 같은 인접한 층간 유전체를 에칭하지 않고 선택적으로 제거 또는 에칭될 수 있는 재료로 형성된다. 또한, 희생 게이트 전극 재료는 이상적으로는 디바이스의 소스 및 드레인을 형성하는데 이용되는 이온 주입 단계 동안에 채널 영역을 마스킹할 수 있는 재료이다. 본 발명의 일실시예에서는, 희생 게이트 전극 재료가 다결정 실리콘이다. 본 발명의 일실시예에서는, 희생 게이트 전극 재료가 그 후에 형성되는 게이트 전극의 두께에 적합한 두께로 형성된다. 본 발명의 일실시예에서는, 희생 게이트 전극 재료(304)는 400 내지 2000Å의 두께로 형성된다.
그 다음에, 도 3b에 도시되어 있는 바와 같이, 게이트 전극 재료(304)가 희생 게이트 전극(306)으로 패터닝된다. 희생 게이트 전극(306)은 실질적으로 디바이스의 게이트 전극에 적합한 길이 및 폭으로 패터닝된다. 게이트 전극 재료는 공지되어 있는 포토리소그래피 및 에칭 기법을 이용하여 패터닝될 수 있다.
그 다음에, 도 3b에 도시되어 있는 바와 같이, 한 쌍의 소스/드레인 확장 영역 또는 팁 영역(308)이 기판(300)에 형성된다. n형 디바이스를 형성하는 경우에는 팁 영역이 n형 도전성으로 형성되고, p형 디바이스를 형성하는 경우에는 팁 영역이 p형 도전성으로 형성된다. 본 발명의 일실시예에서는, 팁 또는 소스/드레인 확장 영역(308)이 1019 내지 1021 cm-3의 농도로 형성된다. p형 소스/드레인 확장 영역(308)은 기판(308)에 붕소 원자를 이온 주입하는 것에 의해 형성될 수 있고, n형 소스/드레인 확장 영역(308)은 기판(308)에 비소 또는 인 원자를 이온 주입하는 것에 의해 형성될 수 있다. 희생 게이트 전극(306)은, 채널 영역(309)이 n형 디바이스에 대해서는 p형으로, p형 디바이스에 대해서는 n형으로 유지되도록 이온 주입 공정으로부터 채널 영역을 마스킹한다. 이온 주입은 도펀트가 실질적으로 희생 게이트 전극(306)의 외부 에지부와 정렬되도록 한다. 이 때 필요에 따라 소스/드레인 확장 영역이 활성화될 수 있거나, 또는 깊은 소스/드레인 접촉부 형성 단계 동안 또는 실리사이드 형성 단계와 같이 다른 후속 공정 동안에 활성화될 수 있다. 도 3b에 도시된 바와 같이, 활성화 공정은 도펀트 원자들이 희생 게이트 전극의 외부 에지부 아래로 약간 확산되게 한다. 급속 열 어닐링 또는 노 어닐링(furnace anneal)과 같은 공지되어 있는 활성화 어닐링을 이용하여 도펀트를 활성화하여 소스/드레인 확장 영역(308)을 활성화할 수도 있다.
그 다음에, 도 3c에 도시되어 있는 바와 같이, 희생 게이트 전극(306)의 횡 대향 측벽을 따라 한 쌍의 측벽 스페이서(310)가 형성된다. 측벽 스페이서(310)는 실리콘 산화물 또는 실리콘 질화물 또는 이들의 조합과 같은 공지되어 있는 임의의 유전체일 수 있다. 측벽 스페이서(310)는 희생 게이트 유전체층(302)을 포함하는 기판(300)과, 희생 게이트 전극(306)의 측벽과, 희생 게이트 전극(306)의 상부면 상에 부합적 유전체 또는 합성 유전체를 블랭킷 증착한 다음에 희생 게이트 전극(306)의 측벽과 같은 수직 표면에 인접한 부분은 남겨두고 수평면으로부터 측벽 스페이서 재료가 제거되도록 이방성 에칭하여 측벽 스페이서(310)가 형성되도록 함으로써 형성될 수 있다. 측벽 스페이서(310)의 폭은 기판 상에 증착된 측벽 스페이서 막의 두께와 대략 동일하다. 측벽 스페이서(310)는 일반적으로 소스/드레인 확장 영역의 길이에 적합한 폭으로 형성된다.
측벽 스페이서(310)를 형성한 후에, 소스/드레인 접촉 영역(312)이 형성될 수 있다. n형 디바이스를 형성하는 경우에는, 높은 농도의 소스/드레인 접촉 영역(312)이 n형 도전형이고, p형 디바이스를 형성하는 경우에는, 높은 농도의 소스/드레인 접촉 영역(312)이 p형 도전형이다. 본 발명의 일실시예에서는, 높은 농도의 소스/드레인 접촉 영역은 1020 내지 1021 cm-3의 농도로 형성된다. 도 3c에 도시되어 있는 바와 같이, 높은 농도의 소스/드레인 접촉 영역(312)은 비교적 얕은 소스/드레인 확장 영역(308)보다 기판 내부로 더 깊게 형성된다. 높은 농도의 소스/드레인 접촉 영역(312)은 공지되어 있는 이온 주입 기법에 의해 형성될 수 있다. 측벽 스페이서(310)는 높은 농도의 깊은 소스/드레인 접촉 영역 주입 단계로부터 소스/드레인 확장 영역(308)을 마스킹하여 높은 농도의 소스/드레인 주입에 의해 영향을 받지 않도록 한다. 높은 농도의 소스/드레인 주입 단계는 도펀트가 측별 스페이서(310)의 외부 에지부와 실질적으로 정렬되도록 한다. 도 3c에 도시되어 있는 바와 같이, 도펀트를 활성화하기 위한 후속 어닐링에 의해 도펀트는 측벽 스페이서(310) 아래로 약간 확산된다. 고온 급속 열처리 공정 또는 노 어닐링과 같은 공지되어 있는 활성화 어닐링을 이용하여 도펀트를 활성화하여 도 3c에 도시되어 있는 바와 같이, 높게 도핑된 소스/드레인 접촉 영역(312)을 형성할 수 있다. 소스/드레인 접촉 영역(312) 및 소스/드레인 확장 영역(308)은 함께 디바이스의 소스/드레인 영역을 형성한다.
그 다음에, 희생 게이트 유전층(302)을 포함하는 기판(300)과, 희생 게이트 전극(306) 및 측벽 스페이서(310) 상에 층간 유전체(ILD)가 블랭킷 증착된다. 층간 유전층(314)은 희생 게이트 전극 재료(306)에 대해 선택적으로 에칭될 수 있는 재료로 형성된다. 즉, 유전층(314)은 희생 게이트 전극(306)을 에칭하는데 사용되는 에칭제에 의해 많이 에칭되지는 않는 재료로 형성된다. 본 발명의 일실시예에서는, ILD(314)가 실리콘 이산화물 막이다. ILD(314)는 희생 게이트 전극(306)의 두께보다 더 두꺼운 두께로 증착되며, 따라서 층간 유전층(314)은 희생 게이트 전극(306)의 높이까지 폴리싱될 수 있다. 도 3c에 도시되어 있는 바와 같이, ILD(314)의 증착 후에, 희생 게이트 전극(306)의 상부면을 노출시켜 층간 절연체(314)의 상부면이 희생 게이트 전극(306)의 상부면과 동일 평면이 되도록 ILD(314)가 평탄화된다. 유전층(314)의 평탄화는 공지되어 있는 화학 기계적 평탄화 또는 플라즈마 에칭 공정에 의해 이루어질 수 있다.
그 다음에, 도 3e에 도시되어 있는 바와 같이, 희생 게이트 전극(306)이 제거되어 개구 또는 트렌치(316)를 형성한다. 희생 게이트 전극(306)은 ILD(314) 및 스페이서(310)를 크게 에칭하지 않으면서 희생 게이트 전극(306)을 에칭하는 에칭제에 의해 제거된다. ILD(314)가 산화물 막이고, 스페이서(310)가 산화물 또는 실리콘 질화물 또는 이들의 조합인 경우, NH4OH 또는 TMAH를 포함하는 습식 에칭제가 사용될 수 있다. 게이트 제거 에칭제는 ILD 및 스페이서에 대해 적어도 20:1의 선택도를 갖는 것이 바람직하다. 또한, 도 3e에 도시되어 있는 바와 같이, 이 때, 개구(316) 내의 희생 게이트 유전층(302)이 제거되어 새로운 게이트 유전층이 기판(300) 상에 형성될 수 있다. 이와 달리, 본 발명의 일실시예에서는, 도 3a에 도시되어 있는 바와 같이 희생 게이트 유전층(302)을 형성하는 대신에, 도 3a의 공정 동안에 디바이스에 대해 영구 게이트 유전층이 형성될 수 있다. 원한다면, 이런 방식으로 고온 처리를 이용하여 게이트 유전층을 형성할 수 있다. 이 경우, 도 3a에 형성된 게이트 유전층이 개구(316) 내의 기판(300) 상에 남고, 그 위에 게이트 전극이 형성된다.
그 다음에, 도 3f에 도시된 바와 같이, 게이트 유전층(318)이 기판(300) 상에 형성된다. 본 발명의 일실시예에서는, 게이트 유전층(318)이 티타늄 산화물, 탄탈 산화물, 지르코늄 산화물, 하프늄 산화물과 같은 고 유전율(high-K)의 유전체 막 또는 PZT 및 BST와 같은 기타 고유전율 타입의 막이다. 화학 기상 증착과 같은 고유전율의 유전체 막을 증착하기 위해 어떠한 공지된 기법도 이용할 수 있다. 본 발명의 일실시예에서는, 10보다 큰 유전율을 갖는 고유전율의 유전체 막이 10 내지 50Å의 두께로 증착된다. 이와 달리, 습식/건식 산화 공정과 같은 공지되어 있는 공정을 이용하여 실리콘 이산화물 또는 실리콘 산질화물 막과 같은 유전체 막을 트렌치(316) 내의 기판(300)의 노출된 표면 상에 성장시킬 수 있다. 게이트 유전체를 증착하는 경우, 이 유전체는 도 3f에 도시되어 있는 바와 같이, 기판(300) 위뿐만 아니라 개구(316)의 측벽 위 및 ILD(314) 및 스페이서(310)의 상부면 위에 형성된다. 유전체층을 성장시키는 경우, 유전체는 기판(300)의 노출된 표면 상에만 형성된다.
그 다음에, 도 3g 및 3h에 도시되어 있는 바와 같이, 제 1 일함수 재료를 포함하는 제 1 금속 또는 도전성 재료가 게이트 개구(316)의 외부 에지부 또는 측벽 상에 형성된다. 본 발명의 일실시예에서는, 제 1 금속 또는 도전 재료(320)가 두 부분의 공정에서 스퍼터링 증착된다. 제 1 금속 막의 제 1 부분은 도 3g에 도시되어 있는 바와 같이 트렌치(316)의 한 측벽 상에 스퍼터링 증착된다. 본 발명의 일실시예에서는, 제 1 금속(320)이 Φ1의 각으로 스퍼터링 증착된다. 각 Φ1은 도 3g에 도시되어 있는 바와 같이 스퍼터링된 금속 막이 개구(316)의 한 측벽에만 형성되도록 선택된다. 제 1 증착 공정은 제 1 금속이 한 측벽에만 증착되게 하는 스퍼터링 각(Φ1)을 이용한다. 이 각은 게이트 개구(316)의 중심과 제 2 측벽이 유전층(314)의 트렌치에 의해 마스킹되도록 선택된다. 그 다음에, 제 2 스퍼터링 증착 공정을 이용하여 제 1 금속(320)의 제 2 부분을 개구(316)의 제 2 측벽 또는 면에 증착한다. 제 1 스퍼터링 증착 공정과 마찬가지로 제 2 스퍼터링 증착 공정은, 제 1 금속이 게이트 개구(316)의 제 2 면 또는 측벽에만 증착되도록 각 Φ2로 금속(320)을 스퍼터링한다. 즉, 제 2 스퍼터링 증착 공정에서 각(Φ2)은 제 1 면 또는 측벽이 트렌치에 의해 마스킹되도록 선택된다. 제 1 스퍼터링 증착 공정은 ILD(314)(및 게이트 유전체(318))의 상부면(315) 상에 금속 막을 형성하기 때문에, 제 2 증착 공정의 각(Φ2)은 제 1 증착 공정 동안에 ILD(314) 상에 형성된 두께의 증가분을 고려하여 조정될 필요가 있을 수 있다. 본 발명의 일실시예에서는, 제 1 금속 막의 제 1 부분이 제 1 스퍼터링 각(Φ1)으로 증착되는데, 이 각(Φ1)은 제 1 금속 막의 제 2 부분을 증착하는데 사용되는 제 2 스퍼터링 각(Φ2)보다 더 작다. 본 발명의 일실시예에서는, 제 1 스퍼터링 각(Φ1)이 45° 내지 80°이고, 제 2 스퍼터링 각(Φ2)이 45° 내지 80°이다.
스퍼터링 각, ILD의 두께 및 트렌치(316)의 폭은 모두 제 1 금속 막(320)이 측벽으로부터 트렌치(316)의 중심 쪽으로 얼마나 멀리 확장될 지를 결정한다. 본 발명의 일실시예에서는, 제 1 금속 막(320)이, 적어도 팁 부분 또는 소스/드레인 확장 영역을 덮거나 또는 이들과 중첩되는 오버랩 또는 측벽 부분(322)을 형성하도록 증착된다. 본 발명의 일실시예에서, 제 1 금속 막은, 도 3h에 도시되어 있는 바와 같이 하부 팁 영역(308)을 덮어서 실질적으로 이들과 정렬되는 오버랩 또는 측벽 부분(322)을 형성하도록 증착된다. 본 발명의 다른 실시예에서는, 제 1 금속 막이, 게이트 전극 아래의 전체 팁 영역을 덮으면서 디바이스의 채널 영역(309) 내부로 약간 연장되도록 증착된다.
본 발명의 일실시예에서, 도 3i에 도시되어 있는 바와 같이, 제 1 금속 막(320)의 일함수는 제 1 금속 막을 반응 종(reactive species)에 노출시킴으로써 변경될 수 있다. 반응 종은, 예를 들어 플라즈마 프로세스, 원격 플라즈마 프로세스, 비스듬한 이온 주입(angled ion implantation), 화학 처리 또는 열적 어닐링에 의해 생성되거나 제공될 수 있다. 본 발명의 일실시예에서는, 반응 종이 제 1 금속 막과 반응하여 증착된 제 1 금속 막의 일함수를 증가시킨다. 본 발명의 다른 실시예에서는, 반응 종이 제 1 금속 막과 반응하여 제 1 금속 막(320)의 일함수를 감소시킨다. 금속 막의 일함수를 변화시키는데 사용될 수 있는 반응 종의 예로는 강한 Al, Sc, Y, Pt, N, O, Cl, F가 있다.
그 다음에, 도 3j에 도시되어 있는 바와 같이, 제 2 일함수를 갖는 제 2 금속 또는 도전 재료(324)가 증착되어 트렌치(316)를 채운다. 제 2 금속 막은 트렌치(316)의 중심 부분 내의 게이트 유전층(318) 상에 증착된다. 도 3j에 도시되어 있는 바와 같이, 제 2 금속 막(324)은 측벽 또는 오버랩 부분(322) 사이의 트렌치(316)를 완전히 채울 정도의 두께로 증착된다. 본 발명의 일실시예에서는, 제 2 금속 막(324)이 제 1 금속 막 또는 반응 종에 노출된 제 1 금속 막보다 더 높은 일함수를 갖는다. 본 발명의 일실시예에서는, 제 2 금속 막(322)이, 제 1 금속 막 또는 반응 종에 노출된 제 1 금속 막보다 더 낮은 일함수를 갖는 금속 막으로 형성된다. 본 발명의 일실시예에서는, 오버랩 또는 측벽 부분(322)을 형성하는데 사용된 제 1 도전 재료(320)가 중심 부분을 형성하는데 사용된 재료와 동일한 도전 재료일 수 있지만, 도 3i에 도시된 처리 과정 동안 반응 종에 노출되어, 오버랩 부분이 중심 부분(324)과 상이한 일함수를 갖도록 일함수를 변화시킬 수 있다. 트렌치(316)의 중심 부분은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD) 및 원자층 증착(ALD)과 같은 부합적 증착 공정을 포함하는 적절한 기법에 의해 채워질 수 있다. 이러한 부합적 공정은 ILD(314) 상에 형성된 제 1 금속 막(320)의 상부면(또는 ILD(314) 상에 형성될 때 게이트 유전층(318)) 상에 제 2 금속 막(324)을 형성한다. 그 다음에, 제 2 금속 막(324) 및 제 1 금속 막(320)(ILD(314) 상에 형성될 때 게이트 유전층(318))이 ILD(314)로부터 제거되어, 도 3k에 도시되어 있는 바와 같이 횡 변조형 게이트 일함수를 갖는 게이트 전극(326)을 형성한다. 제 2 금속 막(324) 및 제 1 금속 막(320)은 화학 기계적 평탄화 또는 플라즈마 에칭과 같은 공지되어 있는 공정에 의해 제거될 수 있다. 기판은 트렌치(324) 내의 금속 막의 상부면이 ILD(314)와 실질적으로 평면이 될 때까지 평탄화된다. 이로서 횡 변조형 게이트 일함수를 갖는 금속 게이트 전극을 구비하는 MISFET의 제조를 완료한다.
공지되어 있는 후속 공정을 이용하여 층간 유전체 및 금속 상호접속부를 형성하여 기판(300) 상에 형성된 MISFET 트랜지스터를 함께 기능 집적 회로 내에서 전기적으로 결합한다.
도 4a 내지 4d는 본 발명의 일실시예에 따른 횡 변조형 게이트 전극을 구비하는 MISFET를 형성하는 다른 방법을 도시한 것이다. 도 4a는 도 3f의 기판을 획득하기 위해 예시한 바와 같은 기법에 의해 사전에 처리된 후의 기판(300)을 도시한 것이다.
그 다음에, 도 4a에 도시되어 있는 바와 같이 제 1 일함수를 갖는 제 1 금속 막(410)이 ILD(314) 위와, 트렌치(316)의 측벽 부근 및, 트렌치(316) 내의 채널 영역(309) 위의 게이트 절연층(318) 상에 증착된다. 본 발명의 일실시예에서는, 제 1 일함수를 갖는 제 1 금속 막(410)이, 트렌치(316)의 측벽과 같은 수직 표면 상의 두께가 ILD(314)의 상부면(또는 게이트 유전체(318)) 및 트렌치(309)의 바닥과 같은 수평면 상의 두께와 실질적으로 동일하게 형성되도록 부합적 공정에 의해 형성된다. CVD, PECVD 및 ALD와 같은 부합적 막을 증착시킬 수 있는 임의의 공지되어 있는 기법을 이용하여 제 1 금속 막(410)을 증착시킬 수 있다. 도 4b에 도시되어 있는 바와 같이, 제 1 금속 막(410)은 이방성 에칭된다. 도 4b에 도시된 바와 같이, 이방성 에칭 공정은 ILD(314)(및 유전층(318))의 상부면 및 트렌치(316) 내의 채널 영역(309) 위의 유전층(318)과 같은 수평면으로부터 금속(410)을 제거한다. 제 1 금속층(410)의 이방성 에칭 공정은 트렌치(316)의 측벽과 같은 수직면에 인접한 금속 막(410)은 남겨두어 게이트 전극의 오버랩 또는 측벽 부분(420)을 형성한다. 게이트 전극(420)의 오버랩 부분 또는 측벽 부분(420)의 폭은 도 4a의 기판 상에 증착된 제 1 금속 막(410)의 두께와 실질적으로 동일하다. 부합적 증착 후의 이방성 에칭은 소스/드레인 팁 영역(308) 상의 측벽 또는 오버랩 부분(420)에 의해 오버랩의 양을 제어하는 간단한 방법을 제공한다. 플라즈마 에칭 또는 반응성 이온 에칭과 같은 임의의 공지되어 있는 이방성 에칭 기법을 이용할 수도 있다.
그 다음에, 원한다면, 게이트 전극의 오버랩 부분(420)을 반응 종(421)에 노출시켜 오버랩 또는 측벽 부분(420)의 일함수를 변화시킬 수도 있다. 오버랩 게이트 전극 부분(420)의 일함수를 낮추거나 증가시키기 위해, 이온 주입, 급속 열 어닐링, 플라즈마 처리 및 원격 플라즈마 처리와 같은 임의의 공지되어 있는 기법을 이용하여 반응 종을 제 1 금속 부분(420)에 도입하거나 생성할 수도 있다. 그 다음에, 도 4d에 도시되어 있는 바와 같이, 제 2 일함수를 갖는 제 2 금속 막(422)이 도 4c에 도시되어 있는 기판 상에 블랭킷 증착될 수 있으며, 그 다음에 화학 기계적 평탄화 또는 플라즈마 에칭에 의해 평탄화되어 횡 변조형 게이트 전극(424)의 중심 부분(422)을 형성한다. 본 발명의 일실시예에서는, 게이트 전극(422)의 중심 부분을 형성하는데 사용된 금속 막(422)이 외부 부분(420)을 형성하는데 사용된 금속의 제 1 일함수보다 더 높은 제 2 일함수를 갖는다. 본 발명의 다른 실시예에서는, 중심 부분(422)이 게이트 전극(424)의 외부 부분(420)을 형성하는데 사용된 금속의 일함수보다 더 낮은 제 2 일함수를 갖는 제 2 금속 막으로 형성된다. 또한, 본 발명의 일실시예에서는, 오버랩 부분(420)이 처음에는 중심 부분(422)을 형성하는데 사용된 도전 재료로 형성될 수 있지만, 그 일함수는 도 4c에 도시된 공정 동안에 반응 종에 노출되어 상호접속함으로써 다른 값으로 변경될 수 있다.

Claims (28)

  1. 트랜지스터에 있어서,
    기판 상에 형성된 게이트 유전층 상에 형성된 게이트 전극과,
    상기 게이트 전극의 횡 대향 측벽 양측의 기판 내에 형성된 한 쌍의 소스/드레인 영역을 포함하되,
    상기 게이트 전극은 상기 소스/드레인 영역 사이 및 상기 소스/드레인 영역의 일부와 중첩되는 한 쌍의 측벽 부분 사이의 기판 영역 상에 있는 상기 게이트 유전층 상에 형성된 중심 부분을 포함하고,
    상기 중심 부분은 제 2 일함수를 갖고, 상기 한 쌍의 측벽 부분은 제 1 일함수를 갖되, 상기 제 2 일함수는 상기 제 1 일함수와 상이하며,
    상기 소스/드레인 영역은 n형 도전성이고, 상기 제 2 일함수는 3.9 내지 4.3 eV 사이인
    트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 일함수는 1.5 내지 3.8 eV 사이인
    트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 1 일함수는 상기 제 2 일함수보다 적어도 0.1 eV 낮은
    트랜지스터.
  5. 트랜지스터에 있어서,
    기판 상에 형성된 게이트 유전층 상에 형성된 게이트 전극과,
    상기 게이트 전극의 횡 대향 측벽 양측의 기판 내에 형성된 한 쌍의 소스/드레인 영역을 포함하되,
    상기 게이트 전극은 상기 소스/드레인 영역 사이 및 상기 소스/드레인 영역의 일부와 중첩되는 한 쌍의 측벽 부분 사이의 기판 영역 위에 있는 상기 게이트 유전층 상에 형성된 중심 부분을 포함하고,
    상기 중심 부분은 제 2 일함수를 갖고, 상기 한 쌍의 측벽 부분은 제 1 일함수를 갖되, 상기 제 2 일함수는 상기 제 1 일함수와 상이하며,
    상기 소스/드레인 영역은 p형 도전성으로 형성되고, 상기 제 2 일함수는 4.9 내지 5.3 eV 사이인
    트랜지스터.
  6. 제 5 항에 있어서,
    상기 제 1 일함수는 5.4 내지 6.0 eV 사이인
    트랜지스터.
  7. 제 5 항에 있어서,
    상기 제 1 일함수는 상기 제 2 일함수보다 적어도 0.1 eV 높은
    트랜지스터.
  8. 제 1 항에 있어서,
    상기 게이트 전극의 상기 한 쌍의 측벽 부분은 스칸듐(Sc), 마그네슘(Mg) 및 이트륨(Y)으로 이루어진 그룹으로부터 선택된 재료로 형성되는
    트랜지스터.
  9. 제 1 항에 있어서,
    상기 게이트 전극의 상기 중심 부분은 폴리실리콘, 티타늄, 지르코늄, 하프늄, 탄탈 및 알루미늄으로 이루어진 그룹으로부터 선택된 도전 재료를 포함하는
    트랜지스터.
  10. 제 5 항에 있어서,
    상기 게이트 전극의 상기 한 쌍의 측벽 부분은 폴리실리콘, 백금 및 루테늄 질화물(RuN)로 이루어진 그룹으로부터 선택되는 도전 재료를 포함하는
    트랜지스터.
  11. 제 5 항에 있어서,
    상기 중심 부분은 루테늄 및 팔라듐으로 이루어진 그룹으로부터 선택된 재료로 형성되는
    트랜지스터.
  12. 트랜지스터 제조 방법에 있어서,
    반도체 기판 상의 유전체 막 내에 개구를 형성하는 단계―상기 개구는 상기 기판 내에 형성된 한 쌍의 소스/드레인 영역 상에 형성된 제 1 및 제 2의 횡 대향 측벽을 포함하고, 상기 개구는 상기 소스/드레인 영역 사이의 상기 기판 상에 형성된 중심 부분을 포함함―와,
    상기 개구 내의 상기 기판 상에 게이트 유전층을 형성하는 단계와,
    제 1 일함수를 갖는 제 1 도전 재료를 제 1 각도로 상기 게이트 유전체 상에 상기 개구의 상기 제 1 측벽에 인접하게 증착시키는 단계와,
    상기 제 1 도전 재료를 제 2 각도로 상기 게이트 유전층 상에 상기 개구의 상기 제 2 측벽에 인접하게 스퍼터링 증착시키는 단계와,
    제 2 일함수를 갖는 제 2 도전 재료를 상기 게이트 유전층 상의 상기 개구의 상기 중심 부분에 증착시키는 단계를 포함하는
    트랜지스터 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 각도는 상기 제 2 각도와 상이한
    트랜지스터 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 2 각도는 상기 제 1 각도보다 더 큰
    트랜지스터 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 1 도전 재료를 상기 제 1 및 제 2 측벽에 증착한 후에, 상기 제 1 도전 재료를 반응 종(reactive species)에 노출시켜 상기 제 1 일함수를 변화시키는 단계를 더 포함하는
    트랜지스터 제조 방법.
  16. 제 15 항에 있어서,
    상기 반응 종은 플라즈마 생성, 이온 주입 및 열 활성화로 이루어진 그룹으로부터 선택된 공정에 의해 생성되거나 제공되는
    트랜지스터 제조 방법.
  17. 제 15 항에 있어서,
    상기 반응 종은 상기 제 1 도전 재료의 일함수를 증가시키는
    트랜지스터 제조 방법.
  18. 제 15 항에 있어서,
    상기 반응 종은 상기 제 1 도전 재료의 일함수를 감소시키는
    트랜지스터 제조 방법.
  19. 트랜지스터 제조 방법에 있어서,
    반도체 기판 상의 유전체 막 내에 개구를 형성하는 단계―상기 개구는 상기 기판 내에 형성된 한 쌍의 소스/드레인 영역 상에 형성된 제 1 및 제 2의 횡 대향 측벽 및 상기 소스/드레인 영역 사이의 채널 영역 상에 형성된 중심 부분을 포함함―와,
    상기 개구 내의 상기 반도체 기판 상에 게이트 유전층을 형성하는 단계와,
    제 1 일함수를 갖는 제 1 도전 재료를 상기 제 1 및 제 2 측벽에 인접한 상기 유전체 막의 상부면 및 상기 개구 내의 상기 게이트 유전층 상에 증착시키는 단계와,
    상기 게이트 유전층의 상부면 및 상기 개구의 중심 부분으로부터 상기 제 1 도전 재료를 제거하여 상기 제 1 및 제 2 측벽에 인접한 한 쌍의 측벽 부분을 형성하기 위해 상기 제 1 도전 재료를 이방성 에칭하는 단계와,
    상기 제 1 일함수와 상이한 제 2 일함수를 갖는 제 2 도전 재료를 상기 게이트 유전층 상의 상기 개구의 상기 중심 부분 내의 상기 게이트 유전층 상에 증착시키는 단계를 포함하는
    트랜지스터 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 1 도전 재료는 부합적으로(conformally) 증착되는
    트랜지스터 제조 방법.
  21. 제 20 항에 있어서,
    상기 제 1 도전 재료는 화학 기상 증착 및 원자층 증착으로 이루어진 그룹으로부터 선택된 방법에 의해 증착되는
    트랜지스터 제조 방법.
  22. 제 19 항에 있어서,
    상기 제 1 도전 재료는 반응 종에 노출되어 상기 제 1 도전 재료의 일함수가 변화되는
    트랜지스터 제조 방법.
  23. 제 19 항에 있어서,
    상기 제 1 일함수는 상기 제 2 일함수보다 더 낮은
    트랜지스터 제조 방법.
  24. 제 19 항에 있어서,
    상기 제 1 일함수는 상기 제 2 일함수보다 더 큰
    트랜지스터 제조 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
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