KR910009743B1 - 고속 및 고전압 반도체소자와 제조방법 - Google Patents
고속 및 고전압 반도체소자와 제조방법 Download PDFInfo
- Publication number
- KR910009743B1 KR910009743B1 KR1019880005795A KR880005795A KR910009743B1 KR 910009743 B1 KR910009743 B1 KR 910009743B1 KR 1019880005795 A KR1019880005795 A KR 1019880005795A KR 880005795 A KR880005795 A KR 880005795A KR 910009743 B1 KR910009743 B1 KR 910009743B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- source
- concentration
- substrate
- energy
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 108091006146 Channels Proteins 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 241000047703 Nonion Species 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용 없음.
Description
제1도는 종래 실리콘 게이트 모오스트랜지스터의 단면도.
제2도는 본 발명에 따른 실리콘 게이트 모오스트랜지스터의 단면도.
제3a-e도는 본 발명에 따른 실리콘 게이트 모오스트랜지스터의 제조공정도.
본 발명은 반도체 소자에 관한 것으로 특히 고속 및 고전압 반도체 소자와 제조방법에 관한 것이다. 집적 회로가 고전압을 사용하는 외부시스템을 직접 제어하는 경우 집적회로내부에 외부시스템의 고전압이 직접 걸리는 고전압 제어용 소자가 필요하게 되며 또한 높은 브레이크 다운 전압시 필요로 되는 회로에서 고전압용의 특수한 구조의 소자를 필요로 하게 된다. 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체기판 사이의 펀치 드루(Punch through) 전압과 상기 드레인 및 소오스와 웰(또는 기판)사이의 브레이크다운(Breakdown)전압이 상기 고전압보다 커야한다. 상기의 펀치드루 전압을 높이기 위해서는 웰의 불순물 농도를 높여야 하고 상기 브레이크 다운 전압을 높이기 위해서는 웰(또는 기판)의 불순물 농도를 낮춰야 하는 상반된 관계를 갖게됨은 잘 알려진 사실이다.
제1도는 종래 고전압 반도체 소자의 수직단면도를 도시한 것이다. 도면을 참조하면 참조번호(10)은 p형 실리콘 반도체 기판으로서 이 기판전면의 상부에는 필드산화막(11)이 형성되어 있다. 또한 n채널 실리콘게이트 모오스트랜지스터 영역(a)에는 고농도 소오스 및 드레인영역(12) (13)이 형성되어 있고 상기 소오스와 드레인 영역을 기판측에서 둘러싸고 저농도 소오스 및 드레인영역(14) (15)이 형성되어 있다. 또한 상기 소오스 및 드레인 영역 사이에는 n채널 영역(16)이 형성되고 이 채널 영역 상부에는 600-1000Å의 게이트 산화막(18)이 형성되어 있으며 그 위에 도핑된 다결정 실리콘층(20)이 있어 게이트 전극이 된다. 또한 전극(22) (24)는 소오스 및 드레인 전극이 된다. 또한 (26)은 절연층의 산화막 또는 인이 도핑된 글래스(PSG)가 될수도 있다.
제1도와 같은 종래 고전압 반도체 소자는 상기와 같이 채널영역(16)이 게이트 산화막(18)아래의 실리콘 기판에 형성됨으로써 이동도(Mobility)가 감소하여 소자의 동작속도가 감소되고 전류 구동능력(Current Driver Capability)이 떨어진다. 또한 불순물의 도핑 농도가 낮아짐에 따라 공핍영역(Depletion region)의 폭이 증가하므로 저농도 소오스 및 드레인영역(14)(15)의 공핍영역이 확대되고 따라서 모오스트랜지스터의 펀치드루우 영향에 의해서 채널길이를 줄이는데 제한적 요소가 되고 있으므로 소자의 고집적도 및 특성이 떨어지는 문제점이 있었다.
따라서 본 발명의 목적은 고전압에서 고속으로 동작할 수 있는 모오스트랜지스터를 제공함에 있다.
본 발명의 또다른 목적은 추가의 마스킹 공정없이 고집적화 할 수 있는 모오스트랜지스터를 제공함에 있다. 상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 제1도전형의 반도체기판과 상기 반도체기판 표면에 액티브 영역을 둘러싸고 형성된 필드산화막과, 서로 이격하고 상기 제1도전형과 반대 도전형인 제2도전형의 소오스영역과 드레인영역 및 이격된 상기 소오스영역 드레인영역 사이의 반도체기판 표면상의 절연층과 게이트 전극을 가지는 모오스트랜지스터에 있어서, 상기 소오스영역 및 드레인영역하부와 상기 절연층 하부에 걸쳐 제2도전형의 저농도 반도체영역과, 상기 절연층 하부의 저농도 반도체영역 아래에 제1도전형의 저농도 반도체영역을 가짐을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세허 설명한다.
제2도는 본 발명에 따른 n채널 실리콘게이트 모오스트랜지스터의 단면구조를 보인 경우이다.
제2도는 n채널 실리콘 게이트를 실시예로 나타낸 도면이지만 P채널 실리콘 게이트에 대해서도 적용될 수 있음은 이 분야의 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다. p형 반도체 기판(30)의 상부의 표면에 필드산화막(40)이 형성되어 있다. 또한 필드산화막(40)으로 둘러싸인 내부에는 상기 필드산화막(40)과 인접하여 고농도 N+소오스 및 드레인영역(50) (52)이 형성되어 있고, 상기 소오스 및 드레인영역(50) (52) 사이에는 게이트 산화막층(42)이 반도체 기판 표면에 헝성되며, 이 산화막층(42)의 상부에는 인이 도핑된 다결정실리콘층의 게이트 전극층(44)이 형성된다. 또한 상기 소오스 및 드레인영역(50) (52)하부와 게이트 전극 하부의 기판에는 저농도 n형 반도체영역(54)이 형성되고 게이트 전극 하부의 저농도 n형 영역 하부에는 p형 채널스톱영역(56)이 형성되어 있다. 한편 전극접속부가 되는 접속창(62)을 제외하고 PSG(Phosphosilicate Glass)층(60)의 절연층이 형성되고 접속창(62)을 통해 소오스 및 드레인 전극층(64) (66)가 형성되어 있다.
따라서 제2도에서 알 수 있는 바와 같이 채널 영역이 기판 표면이 아닌 벌크영역에 형성되므로 이동도가 개선되어 전류 구동능력이 향상되고 고속동작을 할 수 있게 된다. 또한 게이트 전극하부의 기판 영역에 채널스톱영역이 형성되어 펀치드루우 영향이 줄어들므로 소자의 특성개선과 함께 칩의 밀도를 증가시킬 수 있게 된다.
제3a-e도는 본 발명에 따른 실리콘 게이트 트랜지스터의 제조방법을 나타낸 도면이다. 제3a도에 나타낸 바와같이 반도체 기판(30)은 p형 웨이퍼중 본 발명이 실시되는 일부분을 절단한 부분을 나타낸 것으로 본 발명의 실시예에 따르면 결정면(100), 저항 5-l5Ω·㎝의 기판을 시작 재료로 사용하였다. 상기 반도체 기판(30)의 표면에 약 1000℃의 열산화 공정에 의해 약 800-1000Å의 산화막층(32)을 형성하고 이 상부에 공지의 저압 CVD방법틀 의해 Si3N4의 질화막층(34)을 약 1000Å을 형성하고 소자가 형성될 액티브 영역의 상부에 포토레지스트(36)를 도포한 후 영역(38)의 질화막층을 프라즈마에칭을 해낸다.
그다음 제3b도와 같이 포토레지스트(36)을 제거시킨 후 1100℃의 수증기 분위기에서 약 15시간의 열산화공정을 수행하면 약 1.7㎛의 필드산화막(40)이 형성된다. 그 다음 질화막(34)을 벗겨버리고 게이트 산화막 형성공정을 수행한다. 약 900-1000℃의 온도에서 건조한 산소 분위기에서 산화공정을 수행하여 약 400-700Å의 게이트 산화막(42)을 형성한다. 그다음 제3c도와 같이, 상기 게이트산화막(42)상부에 다결정 실리콘층을 도포한 후 통상의 사진식각방법으로 다결정 실리콘층을 에칭하여 다결정 실리콘 게이트 전극(44)을 형성한다. 그다음 소오스 및 드레인과 하부 저농도층을 형성하기 위하여 이온주입을 한다.
먼저 비소를 1×1015-9×1015ions/㎠의 도우즈로 하고 에너지를 80-100KeV로 하여 이온주입을 하고, 인을 1×1012-9×1012ions/㎠의 도우즈로 하고 에너지를 150-180KeV정도로 하여 이온주입을 하고, 붕소를 1×1012-9×1012ions/㎠의 도우즈로 하고 에너지를 180-200KeV로 하여 이온 주입을 한다.
제3d도의 제1 이온 주입영역(45)은 비소, 제2이온 주입영역(46)은 인, 제3 이온 주입영역(48)은 붕소가 각각 이온 주입된 영역들이다. 이때 이온 주입의 순서는 바뀌어도 문제가 되지 않는다. 또한 비소이온 주입시에는 대체로 약한 에너지를 사용하므로 다결정 실리콘 게이트(44)가 이온 주입마스크의 역할을 하게 되나 인 또는 붕소의 경우 고에너지를 사용하므로 상기 다결정 실리콘 하부까지 이온들이 주입하게 된다.
그다음 열산화 공정을 하면 제3e도와 같이 고농도 N+소오스 및 드레인영역(50) (52)과, 저농도 N반도체 영역(54)과 저농도 p채널 스톱영역(56)이 확산되어 형성된다. 이 공정중에 기판상에는 열산화막(58)이 형성된다. 그다음 PSG를 저압 CVD 방법으로 도포하여 PSG층(60)을 형성한 후 사진식각방법에 의해 접속창(62)을 열어 공지의 진공 증착방법과 사진식각 방법에 의해 소오스 및 드레인 전극(64) (66)을 형성하면 제2도와 같이 된다.
상술한 바와같이 본 발명은 현재 사용중인 공정을 이용할 수 있으며 별도의 마스크 공정이 추가됨이 없이도 간단하게 고속, 고전압 소자를 만들 수 있다. 또한 본 발명은 매몰 채널(Buried Channel)을 이용함으로써 이동도가 개선되어 소자의 동작속도와 전류 구동 능력이 향상되고 펀치드루우 영향을 개선함으로써 브레이크 다운 전압이 높아진다. 또한 본 발명은 채널 길이를 줄일 수 있어 칩의 밀도를 높일 수 있으므로 고집적화에 유리한 점이 있다.
Claims (5)
- 제1도전형의 반도체기관(30)과 상기 반도체기판(30) 표면에 액티브 영역을 둘러싸고 형성된 필드산화막(40)과, 서로 이격하고 상기 제1도전형과 반대 도전형인 제2도전형의 소오스영역(50)과 드레인영역(52) 및 이격된 상기 소오스영역(50)과 드레인영역(52) 사이의 반도체기판 표면상의 절연층(42)과 게이트 전극(44)을 가지는 모오스트랜지스터에 있어서, 상기 소오스영역(50) 및 드레인영역(52)하부와 상기 절연층(42) 하부에 걸치는 제2도전형의 저농도 반도체영역(54)과, 상기 절연층(42)하부의 저농도 반도체영역(54) 아래에 제1도전형의 저농도 반도체영역(56)을 가짐을 특징으로 하는 고속 및 고전압 반도체소자.
- 제1도전형의 반도체 기판과, 상기 기판상(30)의 소자가 형성될 영역을 제외한 영역에 형성된 필드산화막(40)을 구비하고 상기 소자가 형성될 영역에 제2도전형의 소오스(50) 및 드레인(52)과 이 소오스와 드레인 사이의 기판상부에 게이트 전극(44)을 갖는 모오스트랜지스터를 형성하는 방법이 하기의 공정을 구비하여 하기 공정의 연속으로 이루어짐을 특징으로 하는 고속 및 고전압 반도체 소자의 제조방법. (a) 상기 소자가 형성될 영역에 게이트 절연막(42)을 형성하는 공정 (b) 상기 절연막(42)상에 다결정 실리콘 게이트 전극(44)을 형성하는 공정 (c) 상기 기판(30) 전면에 상기 제1도전형과 반대도전형인 제2도전형의 불순물을 제1 에너지와 제1 농도로 주입시키는 제1 이온 주입공정 (d) 상기 기판(30) 전면에 상기 제1도전형의 불순물을 상기 제1 에너지보다 높은 제2 에너지와 상기 제1 농도보다 낮은 제2 농도로 주입시키는 제2 이온 주입 공정 (e) 상기 기판(30) 전면에 제2도전형의 불순물을 제3 에너지와 제3 농도로 주입시키는 제3 이온 주입 공정 (f) 상기 이온 주입된 영역들을 활성화하기 위해 열처리하는 공정.
- 제2항에 있어서, 상기 제2 및 제3 에너지가 상기 다결정 실리콘 게이트 전극을 투과할 정도의 에너지임을 특징으로 하는 고속 및 고전압 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 제3 에너지가 상기 제2 에너지보다 높음을 특징으로 하는 고속 및 고전압 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 제3 농도가 상기 제1 농도보다 저농도임을 특징으로 하는 고속 및 고전압 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880005795A KR910009743B1 (ko) | 1988-05-18 | 1988-05-18 | 고속 및 고전압 반도체소자와 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880005795A KR910009743B1 (ko) | 1988-05-18 | 1988-05-18 | 고속 및 고전압 반도체소자와 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890017819A KR890017819A (ko) | 1989-12-18 |
| KR910009743B1 true KR910009743B1 (ko) | 1991-11-29 |
Family
ID=19274470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880005795A KR910009743B1 (ko) | 1988-05-18 | 1988-05-18 | 고속 및 고전압 반도체소자와 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910009743B1 (ko) |
-
1988
- 1988-05-18 KR KR1019880005795A patent/KR910009743B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890017819A (ko) | 1989-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100221120B1 (ko) | 반도체 장치의 제조 방법 | |
| US5438007A (en) | Method of fabricating field effect transistor having polycrystalline silicon gate junction | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US5688722A (en) | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough | |
| EP0164449B1 (en) | Process for producing a semiconductor integrated circuit device including a misfet | |
| US4065783A (en) | Self-aligned double implanted short channel V-groove MOS device | |
| JPH02250331A (ja) | 半導体装置およびその製造方法 | |
| US3883372A (en) | Method of making a planar graded channel MOS transistor | |
| EP0382165A2 (en) | High-voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance | |
| US4131907A (en) | Short-channel V-groove complementary MOS device | |
| JP2000196090A (ja) | ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法 | |
| JPS6152577B2 (ko) | ||
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| KR0150105B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| US5623154A (en) | Semiconductor device having triple diffusion | |
| US5238857A (en) | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure | |
| EP0091256B1 (en) | Cmos device | |
| KR950008257B1 (ko) | 모스(mos) 트랜지스터 및 그 제조방법 | |
| JPH11284178A (ja) | 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置 | |
| KR0154306B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR910009743B1 (ko) | 고속 및 고전압 반도체소자와 제조방법 | |
| KR950001152B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100264729B1 (ko) | 수평형 실리콘 온 인슐레이터 전력 모스페트 및 그 제조 방법 | |
| KR100269280B1 (ko) | 엘디디(ldd)형모스트랜지스터제조방법 | |
| JPS6146990B2 (ko) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051007 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |