JPH0279474A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH0279474A JPH0279474A JP23171688A JP23171688A JPH0279474A JP H0279474 A JPH0279474 A JP H0279474A JP 23171688 A JP23171688 A JP 23171688A JP 23171688 A JP23171688 A JP 23171688A JP H0279474 A JPH0279474 A JP H0279474A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタの構造に関するものである
。
。
ホットキャリア劣化耐性が要求されるＭＯＳトランジス
タにおいては、ドレイン近傍のホットキャリア発生を低
減させるため、ゲート近傍のドレイン濃度を低下させる
構造（ＬＤＤ構造）を使用していた。
タにおいては、ドレイン近傍のホットキャリア発生を低
減させるため、ゲート近傍のドレイン濃度を低下させる
構造（ＬＤＤ構造）を使用していた。
しかし、一般にＬＤＤ構造を使用したＭＯＳトランジス
タは、ＬＤＤ部が高抵抗となり、動作速度が低下するこ
とが問題となっていた。
タは、ＬＤＤ部が高抵抗となり、動作速度が低下するこ
とが問題となっていた。
本発明の目的は半導体装置のかかる欠点を克服し、高い
ホットキャリア劣化耐性及び優れた動作特性を有するデ
バイスを実現する構造を提供することにある。
ホットキャリア劣化耐性及び優れた動作特性を有するデ
バイスを実現する構造を提供することにある。
上記目的を達成するため、本発明のＭＯＳトランジスタ
においては、半導体基板表面にソース・ドレイン領域、
ゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有
するＭＯＳトランジスタにおいて、チャンネル中央部の
ゲート材料の仕事関数φ１に比べて、ｐ−ｃｈＭＯＳト
ランジスタの場合は仕事関数φ２がφ□より大きく、か
つφ１＋ｙＯ（１＋（２ｋｓεｏ ｑＮａ／ ２φＦ）
ｉ′２）より小さく、ｎ −ｃｈａｏｓ ）−ランジス
タの場合は仕事関数φ２がφ工より小さく、かつφｔ−
Ｖｏ （１＋（２ｋｓε、ｑＮＤ／２φＦ）１／２〕よ
り大きいゲート材料 （ただしＶＤニドレイン電圧、ｋｇ：比誘電率、Ｃ０：
真空の誘電率、ｑ：単位電荷、Ｎａ：アクセプター濃度
、ＮＤ：ドナー濃度、φＦ二基板シリコンの仕事関数と
真性シリコンの仕事関数の差） をドレイン近傍チャンネル部ゲート酸化膜上に有するも
のである。
においては、半導体基板表面にソース・ドレイン領域、
ゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有
するＭＯＳトランジスタにおいて、チャンネル中央部の
ゲート材料の仕事関数φ１に比べて、ｐ−ｃｈＭＯＳト
ランジスタの場合は仕事関数φ２がφ□より大きく、か
つφ１＋ｙＯ（１＋（２ｋｓεｏ ｑＮａ／ ２φＦ）
ｉ′２）より小さく、ｎ −ｃｈａｏｓ ）−ランジス
タの場合は仕事関数φ２がφ工より小さく、かつφｔ−
Ｖｏ （１＋（２ｋｓε、ｑＮＤ／２φＦ）１／２〕よ
り大きいゲート材料 （ただしＶＤニドレイン電圧、ｋｇ：比誘電率、Ｃ０：
真空の誘電率、ｑ：単位電荷、Ｎａ：アクセプター濃度
、ＮＤ：ドナー濃度、φＦ二基板シリコンの仕事関数と
真性シリコンの仕事関数の差） をドレイン近傍チャンネル部ゲート酸化膜上に有するも
のである。
ｎ −ｃｈＭＯＳトランジスタを例にして１本発明の詳
細な説明する。
細な説明する。
第１図は本発明の半導体装置の一例の最終構造断面図概
略である。従来と異なる点は、ゲート電極のドレイン端
以外の部分７に比較して、仕事関数の小さい材料が、ド
レイン５の近傍のチャンネル部上のゲート電極のドレイ
ン端部分６の材料に使用されているという点である。そ
うすることによって、ゲートのドレイン端以外の部分７
と等しい大きさの仕事関数を有するゲート材料を使用し
たときに比較して、ドレイン近傍に余計にキャリアΔＱ
、＝−Δφ、・Ｃｉ（ΔＱ１１は単位面積あたり誘起さ
れる電荷量の増分、Δφ工はゲート電極のドレイン端部
分６の仕事関数とドレイン以外のゲート電極の部分７の
仕事関数の差、Ｃｉは単位面積あたりのゲート酸化膜容
量）が誘起され、ドレイン近傍チャンネル部のチャンネ
ル抵抗、電位降下、及び横方向電界がすべて小さくなり
、そのため、ホットキャリア発生が低減され、デバイス
特性の劣化が抑制される。また、ＬＤＤ部のような高抵
抗部が存在しないので、動作速度の低下も発生しない。
略である。従来と異なる点は、ゲート電極のドレイン端
以外の部分７に比較して、仕事関数の小さい材料が、ド
レイン５の近傍のチャンネル部上のゲート電極のドレイ
ン端部分６の材料に使用されているという点である。そ
うすることによって、ゲートのドレイン端以外の部分７
と等しい大きさの仕事関数を有するゲート材料を使用し
たときに比較して、ドレイン近傍に余計にキャリアΔＱ
、＝−Δφ、・Ｃｉ（ΔＱ１１は単位面積あたり誘起さ
れる電荷量の増分、Δφ工はゲート電極のドレイン端部
分６の仕事関数とドレイン以外のゲート電極の部分７の
仕事関数の差、Ｃｉは単位面積あたりのゲート酸化膜容
量）が誘起され、ドレイン近傍チャンネル部のチャンネ
ル抵抗、電位降下、及び横方向電界がすべて小さくなり
、そのため、ホットキャリア発生が低減され、デバイス
特性の劣化が抑制される。また、ＬＤＤ部のような高抵
抗部が存在しないので、動作速度の低下も発生しない。
しかし、ドレイン端ゲート材料の仕事関数が過剰に小さ
いとチャンネル長減少の効果のみ現われるので、特許請
求の範囲に記したように下限が存在する。
いとチャンネル長減少の効果のみ現われるので、特許請
求の範囲に記したように下限が存在する。
尚、ｐ −ｃｈＭＯ３ＦＥＴの場合は、ゲートノ他の部
分に比較して、仕事関数の適度に大きい材料を、ドレイ
ン近傍チャンネル上のゲート材料として使用することで
、同様の効果が得られる。
分に比較して、仕事関数の適度に大きい材料を、ドレイ
ン近傍チャンネル上のゲート材料として使用することで
、同様の効果が得られる。
以下、第２図（ａ）〜（ｃ）の一連の工程図を用いて、
本発明を用いたｎチャンネル高融点金属ゲートＭＯＳト
ランジスタの構造及び製造方法の典型的な一実施例につ
いて説明する。
本発明を用いたｎチャンネル高融点金属ゲートＭＯＳト
ランジスタの構造及び製造方法の典型的な一実施例につ
いて説明する。
第２図（ａ）は不純物濃度ｌ ＸＩＯｌｓａｍ−３のｐ
形シリコン（Ｓｉ）基板４を用い、 ＬＯＣＯ５法によ
って分離領域を形成したのち、Ｓｉ基板４の表面に膜厚
１０ｎｍのゲート絶縁膜８となる酸化膜を形成し、加速
電圧３０ｋｅＶ、ドーズ量２ Ｘ ｔｏ” ｃｎ−”の
条件でボロンをイオン注入したのち、さらに、スパッタ
法によって、膜厚１５０ｎｍのタングステン膜１０を形
成したものである。３はＬＯＧＯ５を示している。次に
、第２図（ｂ）のように膜厚１４のフォトレジストを塗
布したのち、露光及びバターニングを行う。さらに、タ
ングステンｗＡｉｏをフォトレジストをマスクにしてＲ
ＩＥ法によりパターニングする。引き続き、フォトレジ
ストを除去した後に、 ＣＶＤ法によって、膜厚１５０
ｎｍのポリシリコン１１を形成する０次に、第２図（ｃ
）において、膜厚１趨のフォトレジストを塗布した後に
、目合わせ精度を０．１４として、ゲートタングステン
上とドレイン部チャンネル近傍に０゜２−のフォトレジ
ストを残すように露光する。ＲＩＥ法によってポリシリ
コン１１を１５０ｎｍエツチングすると、ゲートタング
ステン１０上とドレイン部チャンネル近傍に０．２−に
ポリシリコン１１が残る。続いて、加速電圧１００ｋｅ
Ｖ、ドーズ量２ Ｘ １０１ｓ（！＋１−”の条件でヒ
素をイオン注入して、ポリシリコン１１の部分へのドー
ピング及びソース９・ドレイン５の領域の形成を行う０
次に、ＣＶＤ法によってシリコン酸化膜２を５５０ｎ
ｍ形成したのち窒素雰囲気中で１０００℃のアニールを
１０分間行う、以下は、通常のポリシリコンゲートＭＯ
Ｓトランジスタのプロセスと同様にコンタクトホールを
形成し、ソース９・ドレイン５の部分及びゲート電極の
部分６，７に電横配線１を施して第１図に示すデバイス
の最終構造を得る。
形シリコン（Ｓｉ）基板４を用い、 ＬＯＣＯ５法によ
って分離領域を形成したのち、Ｓｉ基板４の表面に膜厚
１０ｎｍのゲート絶縁膜８となる酸化膜を形成し、加速
電圧３０ｋｅＶ、ドーズ量２ Ｘ ｔｏ” ｃｎ−”の
条件でボロンをイオン注入したのち、さらに、スパッタ
法によって、膜厚１５０ｎｍのタングステン膜１０を形
成したものである。３はＬＯＧＯ５を示している。次に
、第２図（ｂ）のように膜厚１４のフォトレジストを塗
布したのち、露光及びバターニングを行う。さらに、タ
ングステンｗＡｉｏをフォトレジストをマスクにしてＲ
ＩＥ法によりパターニングする。引き続き、フォトレジ
ストを除去した後に、 ＣＶＤ法によって、膜厚１５０
ｎｍのポリシリコン１１を形成する０次に、第２図（ｃ
）において、膜厚１趨のフォトレジストを塗布した後に
、目合わせ精度を０．１４として、ゲートタングステン
上とドレイン部チャンネル近傍に０゜２−のフォトレジ
ストを残すように露光する。ＲＩＥ法によってポリシリ
コン１１を１５０ｎｍエツチングすると、ゲートタング
ステン１０上とドレイン部チャンネル近傍に０．２−に
ポリシリコン１１が残る。続いて、加速電圧１００ｋｅ
Ｖ、ドーズ量２ Ｘ １０１ｓ（！＋１−”の条件でヒ
素をイオン注入して、ポリシリコン１１の部分へのドー
ピング及びソース９・ドレイン５の領域の形成を行う０
次に、ＣＶＤ法によってシリコン酸化膜２を５５０ｎ
ｍ形成したのち窒素雰囲気中で１０００℃のアニールを
１０分間行う、以下は、通常のポリシリコンゲートＭＯ
Ｓトランジスタのプロセスと同様にコンタクトホールを
形成し、ソース９・ドレイン５の部分及びゲート電極の
部分６，７に電横配線１を施して第１図に示すデバイス
の最終構造を得る。
実施例において、タングステンの仕事関数は。
真性なシリコンの仕事関数とほぼ同じである。−方、ヒ
素を十分ドーピングしたポリシリコンの仕事関数は、真
空ととシリコン伝導帯のエネルギー準位の差、即ち、シ
リコンのｅｌｅｃｔｒｏｎ ａｆｆｉｎｉｔｙにほぼ等
しい。従って、ゲート電極の仕事関数は。
素を十分ドーピングしたポリシリコンの仕事関数は、真
空ととシリコン伝導帯のエネルギー準位の差、即ち、シ
リコンのｅｌｅｃｔｒｏｎ ａｆｆｉｎｉｔｙにほぼ等
しい。従って、ゲート電極の仕事関数は。
ゲートのドレイン端以外のゲート電極の部分７と比べて
ドレイン端で０．５ ｅ Ｖ程小さく、デバイスＯＮ状
態では、その分だけ余計にドレイン端チャンネル部に電
荷ΔＱ、、＝−Δφ１・Ｃｉ（ΔＱ、は単位面積あたり
誘起される電荷量の増分、Δφ、はゲートのドレイン端
部分６の仕事関数とドレイン端以外のゲート電極の部分
７の仕事関数の差、Ｃｉは単位面積あたりのゲート酸化
膜容量）を誘起する。
ドレイン端で０．５ ｅ Ｖ程小さく、デバイスＯＮ状
態では、その分だけ余計にドレイン端チャンネル部に電
荷ΔＱ、、＝−Δφ１・Ｃｉ（ΔＱ、は単位面積あたり
誘起される電荷量の増分、Δφ、はゲートのドレイン端
部分６の仕事関数とドレイン端以外のゲート電極の部分
７の仕事関数の差、Ｃｉは単位面積あたりのゲート酸化
膜容量）を誘起する。
本発明のＭＯＳトランジスタの特徴は、デバイスＯＮ状
態のとき、チャンネル中央部に比べてドレイン近傍チャ
ンネル部に多量のキャリアを誘起させるように、ドレイ
ン近傍のゲート電極材料の仕事関数を選択したという点
である。従って、ドレイン近傍チャンネル部の電界の最
大値は減少し、ホットキャリア発生に起因するデバイス
の劣化は抑制される。また、 ＬＤＤ部のような高抵抗
部が存在しないので、動作速度の低下も起こらない。
態のとき、チャンネル中央部に比べてドレイン近傍チャ
ンネル部に多量のキャリアを誘起させるように、ドレイ
ン近傍のゲート電極材料の仕事関数を選択したという点
である。従って、ドレイン近傍チャンネル部の電界の最
大値は減少し、ホットキャリア発生に起因するデバイス
の劣化は抑制される。また、 ＬＤＤ部のような高抵抗
部が存在しないので、動作速度の低下も起こらない。
なお、本実施例ではｎチャンネル高融点金属ゲートＭＯ
Ｓトランジスタを示したが、本発明は明らかにｎチャン
ネル高融点金属ゲートＭＯＳトランジスタ特有のもので
はなく、一般のＭＯＳトランジスタに応用でき、従って
、本発明の原理を用いる、これら一般のＭＯＳトランジ
スタの構造は当然すべて本発明の範囲に含まれる。
Ｓトランジスタを示したが、本発明は明らかにｎチャン
ネル高融点金属ゲートＭＯＳトランジスタ特有のもので
はなく、一般のＭＯＳトランジスタに応用でき、従って
、本発明の原理を用いる、これら一般のＭＯＳトランジ
スタの構造は当然すべて本発明の範囲に含まれる。
本発明のＭＯＳトランジスタの構造は、ポットキャリア
劣化対策のため、デバイスＯＮ状態のとき、チャンネル
中央部のゲート材料に比べてドレイン近傍に、ｐ −ｃ
ｈａｏｓ トランジスタの場合は仕事関数が大きく、ｎ
−ｃｈａｏｓ トランジスタの場合は仕事関数の小さ
いゲート材料を形成することを特徴とするＭＯＳトラン
ジスタの構造であり、 ＬＤＤ部造を採用したときに比
較してＬＤＤ部に起因する高抵抗によるデバイス動作速
度の低下が存在せず、動作特性が向上するという点で著
しく有効である。
劣化対策のため、デバイスＯＮ状態のとき、チャンネル
中央部のゲート材料に比べてドレイン近傍に、ｐ −ｃ
ｈａｏｓ トランジスタの場合は仕事関数が大きく、ｎ
−ｃｈａｏｓ トランジスタの場合は仕事関数の小さ
いゲート材料を形成することを特徴とするＭＯＳトラン
ジスタの構造であり、 ＬＤＤ部造を採用したときに比
較してＬＤＤ部に起因する高抵抗によるデバイス動作速
度の低下が存在せず、動作特性が向上するという点で著
しく有効である。
第１図は本発明のＭＯＳトランジスタ構造の典型的な一
例の概略断面図、第２図（ａ）〜（ｃ）は本発明のｎ
−ｃｈａｏｓ トランジスタ製造方法の一実施例を示す
一連の工程の断面図である。 １・・・電極配線膜 ２・・・ｃｖＤシリコン
酸化膜３・・・ＬＯＧＯ５４・・・ｐ形シリコン基板５
・・・ドレイン ６・・・ドレイン端ゲート電極の部分 ７・・・ゲート電極の部分 ８・・・ゲート絶縁膜９・
・・ソース １ｏ・・・タングステン膜１
１・・・ポリシリコン
例の概略断面図、第２図（ａ）〜（ｃ）は本発明のｎ
−ｃｈａｏｓ トランジスタ製造方法の一実施例を示す
一連の工程の断面図である。 １・・・電極配線膜 ２・・・ｃｖＤシリコン
酸化膜３・・・ＬＯＧＯ５４・・・ｐ形シリコン基板５
・・・ドレイン ６・・・ドレイン端ゲート電極の部分 ７・・・ゲート電極の部分 ８・・・ゲート絶縁膜９・
・・ソース １ｏ・・・タングステン膜１
１・・・ポリシリコン
Claims (1)
- （１）半導体基板表面にソース・ドレイン領域、ゲート
絶縁膜を有し、ゲート絶縁膜上にゲート電極を有するＭ
ＯＳトランジスタにおいて、チャンネル中央部のゲート
材料の仕事関数φ＿１に比べて、ｐ−ｃｈＭＯＳトラン
ジスタの場合は仕事関数φ＿２がφ＿１より大きく、か
つφ＿１＋Ｖ＿Ｄ〔１＋（２ｋ＿ｓε＿ｏｑＮａ／２φ
＿Ｆ）＾１＾／＾２〕より小さく、ｎ−ｃｈＭＯＳトラ
ンジスタの場合は仕事関数φ＿２がφ＿１より小さく、
かつφ＿１−Ｖ＿Ｄ〔１＋（２ｋ＿ｓε＿ｏｑＮ＿Ｄ／
２φ＿Ｆ）＾１＾／＾２〕より大きいゲート材料（ただ
しＶ＿Ｄ：ドレイン電圧、ｋ＿ｓ：比誘電率、ε＿ｏ：
真空の誘電率、ｑ：単位電荷、Ｎａ：アクセプター濃度
、Ｎ＿Ｄ：ドナー濃度、φ＿Ｆ：基板シリコンの仕事関
数と真性シリコンの仕事関数の差） をドレイン近傍チャンネル部ゲート酸化膜上に有するこ
とを特徴とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23171688A JPH0279474A (ja) | 1988-09-14 | 1988-09-14 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23171688A JPH0279474A (ja) | 1988-09-14 | 1988-09-14 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279474A true JPH0279474A (ja) | 1990-03-20 |
Family
ID=16927897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23171688A Pending JPH0279474A (ja) | 1988-09-14 | 1988-09-14 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279474A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593218A (en) * | 1991-05-31 | 1997-01-14 | Fukuyama Gomu Kogyo Kabushiki Gaisha | Highly elastic rubber crawler |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| JP2001156288A (ja) * | 1999-11-25 | 2001-06-08 | Toyota Motor Corp | 半導体装置 |
| JP2004253541A (ja) * | 2003-02-19 | 2004-09-09 | Ricoh Co Ltd | 半導体装置 |
| KR20170042558A (ko) * | 2014-08-19 | 2017-04-19 | 인텔 코포레이션 | 측방으로 서서히 변화되는 일함수를 가지는 트랜지스터 게이트 금속 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121979A (ja) * | 1982-12-28 | 1984-07-14 | Nec Corp | 高耐圧絶縁ゲ−ト型半導体装置 |
| JPS6273668A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-09-14 JP JP23171688A patent/JPH0279474A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121979A (ja) * | 1982-12-28 | 1984-07-14 | Nec Corp | 高耐圧絶縁ゲ−ト型半導体装置 |
| JPS6273668A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 半導体装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593218A (en) * | 1991-05-31 | 1997-01-14 | Fukuyama Gomu Kogyo Kabushiki Gaisha | Highly elastic rubber crawler |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| JP2001156288A (ja) * | 1999-11-25 | 2001-06-08 | Toyota Motor Corp | 半導体装置 |
| JP4635286B2 (ja) * | 1999-11-25 | 2011-02-23 | トヨタ自動車株式会社 | 半導体装置 |
| JP2004253541A (ja) * | 2003-02-19 | 2004-09-09 | Ricoh Co Ltd | 半導体装置 |
| KR20170042558A (ko) * | 2014-08-19 | 2017-04-19 | 인텔 코포레이션 | 측방으로 서서히 변화되는 일함수를 가지는 트랜지스터 게이트 금속 |
| JP2017527989A (ja) * | 2014-08-19 | 2017-09-21 | インテル・コーポレーション | 横方向漸変仕事関数を有するトランジスタゲート金属 |
| EP3183752A4 (en) * | 2014-08-19 | 2018-03-21 | Intel Corporation | Transistor gate metal with laterally graduated work function |
| US10192969B2 (en) | 2014-08-19 | 2019-01-29 | Intel Corporation | Transistor gate metal with laterally graduated work function |
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