JPS6315754B2 - - Google Patents
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- JPS6315754B2 JPS6315754B2 JP7360480A JP7360480A JPS6315754B2 JP S6315754 B2 JPS6315754 B2 JP S6315754B2 JP 7360480 A JP7360480 A JP 7360480A JP 7360480 A JP7360480 A JP 7360480A JP S6315754 B2 JPS6315754 B2 JP S6315754B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷転送装置（以下CCDと称する）
の電荷検出回路、特に２相動作の埋込みチヤンネ
ルCCDと同一半導体基板上に構成して有効な電
荷検出回路の構成ならびに製造方法に関するもの
である。
の電荷検出回路、特に２相動作の埋込みチヤンネ
ルCCDと同一半導体基板上に構成して有効な電
荷検出回路の構成ならびに製造方法に関するもの
である。
一般にCCDの電荷検出には、高速応答、高感
度、低消費電力等の他に、外部回路の簡単さ、調
整の容易さなどが要求される。特に埋込みチヤン
ネルCCDは表面チヤンネルCCDよりも高速転送
動作を行うから、これと一体化される検出回路に
は上記の高速転送性に応じうるだけの高速応答性
が要求される。
度、低消費電力等の他に、外部回路の簡単さ、調
整の容易さなどが要求される。特に埋込みチヤン
ネルCCDは表面チヤンネルCCDよりも高速転送
動作を行うから、これと一体化される検出回路に
は上記の高速転送性に応じうるだけの高速応答性
が要求される。
CCDの出力端子に接続される信号電荷の検出
回路は通常絶縁ゲート型電界効果トランジスタ
（以下MOSTと略記する）で構成されたソースホ
ロワ回路が用いられるが、その他に該CCDの出
力端子にはやはりMOSTを用いたリセツト回路
が付加される。
回路は通常絶縁ゲート型電界効果トランジスタ
（以下MOSTと略記する）で構成されたソースホ
ロワ回路が用いられるが、その他に該CCDの出
力端子にはやはりMOSTを用いたリセツト回路
が付加される。
まず上記のソースホロワ回路の応答速度はその
動作機構から該回路を構成する負荷MOSTのコ
ンダクタンスで支配されることがかねてより明ら
かにされている。すなわち該コンダクタンスとこ
れにつながる次段回路の各種容量との積は上記ソ
ースホロワ回路の応答時定数を決めるものであつ
て、大きなコンダクタンス値を得るためには負荷
用MOSTのゲートに外部より直流電圧を印加し
たり、該負荷用MOSTのしきい値電圧を製作時
にあらかじめ制御しておいたりする方法がとられ
ていた。しかるに外部より直流電圧を供給するに
はそれ専用の外部端子や直流電圧源が必要となる
し、しきい値電圧の制御には、CCD部の製作条
件とは異なるイオン注入などの工程が入用となる
のでソースホロワ回路をCCD部と同一工程で同
時に作製することは従来から困難であつた。
動作機構から該回路を構成する負荷MOSTのコ
ンダクタンスで支配されることがかねてより明ら
かにされている。すなわち該コンダクタンスとこ
れにつながる次段回路の各種容量との積は上記ソ
ースホロワ回路の応答時定数を決めるものであつ
て、大きなコンダクタンス値を得るためには負荷
用MOSTのゲートに外部より直流電圧を印加し
たり、該負荷用MOSTのしきい値電圧を製作時
にあらかじめ制御しておいたりする方法がとられ
ていた。しかるに外部より直流電圧を供給するに
はそれ専用の外部端子や直流電圧源が必要となる
し、しきい値電圧の制御には、CCD部の製作条
件とは異なるイオン注入などの工程が入用となる
のでソースホロワ回路をCCD部と同一工程で同
時に作製することは従来から困難であつた。
つぎにリセツト用MOSTについて見れば、
CCDの出力電極たる浮遊拡散層にCCDの転送路
から信号電荷が導入されると、該電荷が上記のソ
ースホロワ回路で検出された後に、該電荷を速や
かに排出するリセツト動作が必要で、この動作は
リセツト用MOSTのゲートに加えられるリセツ
ト電圧φRによつて行われる。
CCDの出力電極たる浮遊拡散層にCCDの転送路
から信号電荷が導入されると、該電荷が上記のソ
ースホロワ回路で検出された後に、該電荷を速や
かに排出するリセツト動作が必要で、この動作は
リセツト用MOSTのゲートに加えられるリセツ
ト電圧φRによつて行われる。
該リセツト用MOSTのソースは浮遊拡散層に
接続される一方、ドレインはVDDなる電圧を有す
る電圧源に直結されているが、該電圧はCCDと
一体化されている他の回路と共通の電源電圧ライ
ンからとり出されている。
接続される一方、ドレインはVDDなる電圧を有す
る電圧源に直結されているが、該電圧はCCDと
一体化されている他の回路と共通の電源電圧ライ
ンからとり出されている。
今、このリセツト用MOSTのゲート電圧VGGに
ついて記述して見れば、リセツトが行われる期
間、すなわちVSS＝VDDとなる期間に、該リセツ
ト用MOSTのソースとドレインを導通せしめる
べく、すなわちVSS＝VDDとなすべく印加される
ゲート電圧VGGは VGG＝Vth′＋VSS ………(1) Vth′＝Vth＋ｋ√SS ………(2) で与えられる。ただし、ｋは定数であり、Vthは
ソース電圧VSS＝Ｏなる場合のしきい値電圧で零
近辺の値を有し、Vth′は上記のソース、ドレイン
間導通状態での見かけのしきい値電圧で、たとえ
ば2V程度の値を有している。ところでVDDの値と
しては通常12Vが最適値として選ばれるのである
が、これらの各値と(1)および(2)式から、結局VGG
すなわちリセツトパルス電圧φRの波高値は14Vと
なることがわかるが、こうした値のパルス電圧を
発生せしめるには少なくとも14Vの電源電圧供給
ラインが12Vの電源供給ラインの他に必要であ
る。
ついて記述して見れば、リセツトが行われる期
間、すなわちVSS＝VDDとなる期間に、該リセツ
ト用MOSTのソースとドレインを導通せしめる
べく、すなわちVSS＝VDDとなすべく印加される
ゲート電圧VGGは VGG＝Vth′＋VSS ………(1) Vth′＝Vth＋ｋ√SS ………(2) で与えられる。ただし、ｋは定数であり、Vthは
ソース電圧VSS＝Ｏなる場合のしきい値電圧で零
近辺の値を有し、Vth′は上記のソース、ドレイン
間導通状態での見かけのしきい値電圧で、たとえ
ば2V程度の値を有している。ところでVDDの値と
しては通常12Vが最適値として選ばれるのである
が、これらの各値と(1)および(2)式から、結局VGG
すなわちリセツトパルス電圧φRの波高値は14Vと
なることがわかるが、こうした値のパルス電圧を
発生せしめるには少なくとも14Vの電源電圧供給
ラインが12Vの電源供給ラインの他に必要であ
る。
しかしCCDと一体化されている他の回路がす
べて12Vラインでまかなわれているにもかかわら
ず、リセツトパルス発生用回路の供給電圧のみの
ために14Vラインを新たに設けることは不経済で
ある。
べて12Vラインでまかなわれているにもかかわら
ず、リセツトパルス発生用回路の供給電圧のみの
ために14Vラインを新たに設けることは不経済で
ある。
仮にリセツト用MOSTのドレイン電圧をも
12Vに揃えるならば該MOSTのゲート直下で取
扱える電荷量は減少し、ひいてはCCDの転送路
中の信号電荷を制限することになつてしまうため
極めて不都合な事態が生じる。
12Vに揃えるならば該MOSTのゲート直下で取
扱える電荷量は減少し、ひいてはCCDの転送路
中の信号電荷を制限することになつてしまうため
極めて不都合な事態が生じる。
本発明はこうした各種の欠点に鑑みてなされた
もので、製造方法に新規な手段を導入し、前記リ
セツト用、負荷用の両MOSTのしきい値電圧を
調整することにより、負荷用MOSTのコンダク
タンスを増大させると同時にリセツト用MOST
の電源電圧を低下せしめて、リセツトパルス発生
器の電源電圧を他の回路と共通の12V電源ライン
から受けられるようにし、前記のごとき新たな１
電源ラインの増設が不必要となるばかりでなく、
上記両MOSTと埋込みチヤンネルCCD部とを同
一工程で一挙に作製できるという新規な電荷検出
回路を有する電荷転送装置を提供せんとするもの
で、以下図面を用いて詳述する。
もので、製造方法に新規な手段を導入し、前記リ
セツト用、負荷用の両MOSTのしきい値電圧を
調整することにより、負荷用MOSTのコンダク
タンスを増大させると同時にリセツト用MOST
の電源電圧を低下せしめて、リセツトパルス発生
器の電源電圧を他の回路と共通の12V電源ライン
から受けられるようにし、前記のごとき新たな１
電源ラインの増設が不必要となるばかりでなく、
上記両MOSTと埋込みチヤンネルCCD部とを同
一工程で一挙に作製できるという新規な電荷検出
回路を有する電荷転送装置を提供せんとするもの
で、以下図面を用いて詳述する。
第１図ａ，ｂ，ｃは本発明に係る電荷検出回路
を有する電荷転送装置の製造工程を示すものであ
つて、以下該工程を順に述べて行く。
を有する電荷転送装置の製造工程を示すものであ
つて、以下該工程を順に述べて行く。
まず、たとえばＰ型半導体基板１の所定領域
に、埋込みチヤンネルCCD、ならびにその出力
端子たる浮遊拡散層をソース拡散層と共用するリ
セツト用MOSTの両者が形成されるべき第１の
活性領域Ａと、ソースホロワ回路を構成する能動
MOST QAと負荷MOST QLの両者が形成される
べき第２の活性領域Ｂとを画定するための絶縁層
２を、いわゆるLOCOS法により形成した後、基
板１の表面の全面に絶縁膜を形成し、そのほとん
どを除去する一方一部を残してマスク用絶縁膜３
とし、基板１の表面を露出せしめる。
に、埋込みチヤンネルCCD、ならびにその出力
端子たる浮遊拡散層をソース拡散層と共用するリ
セツト用MOSTの両者が形成されるべき第１の
活性領域Ａと、ソースホロワ回路を構成する能動
MOST QAと負荷MOST QLの両者が形成される
べき第２の活性領域Ｂとを画定するための絶縁層
２を、いわゆるLOCOS法により形成した後、基
板１の表面の全面に絶縁膜を形成し、そのほとん
どを除去する一方一部を残してマスク用絶縁膜３
とし、基板１の表面を露出せしめる。
しかる後、たとえば燐（Ｐ）イオンをたとえば
1.2×1012cm-2のドーズ量ならびに90Kevのエネル
ギーで矢印イのごとく注入して上記表面に基板と
逆導電型つまりｎ型の層４を第１図ａに示すごと
く形成する。
1.2×1012cm-2のドーズ量ならびに90Kevのエネル
ギーで矢印イのごとく注入して上記表面に基板と
逆導電型つまりｎ型の層４を第１図ａに示すごと
く形成する。
次に前記のマスク用絶縁膜３を除去して活性領
域Ｂの全面を露出せしめ、たとえば1200Åの厚さ
の絶縁膜５を第１図ｂに示すごとく形成した後、
CVD法等により、その上面にポリシリコン層を
堆積しパターニングを行なつて同図中に６として
示した第１層ポリシリコンゲート電極を形成す
る。続いて該ポリシリコンゲート電極６をマスク
として矢印ロで示したように硼素(B)イオンをたと
えば８×1011cm-2のドーズ量、90Kevのエネルギ
ーで注入すれば先に形成されたｎ型層（埋込み
層）の一部は補償され、活性領域Ａ中ではCCD
内の電荷案内領域７、ならびにリセツト用
MOSTのゲート直下の半導体領域７′が形成さ
れ、活性領域Ｂ中では負荷用MOSTのゲート直
下の半導体領域７″が形成される。なお上記のリ
セツト用ならびに負荷用の各MOSTのゲート直
下の半導体領域７′，７″はCCD内の埋込み層中
に規則的に配設された案内領域７と同一でn-型
である。
域Ｂの全面を露出せしめ、たとえば1200Åの厚さ
の絶縁膜５を第１図ｂに示すごとく形成した後、
CVD法等により、その上面にポリシリコン層を
堆積しパターニングを行なつて同図中に６として
示した第１層ポリシリコンゲート電極を形成す
る。続いて該ポリシリコンゲート電極６をマスク
として矢印ロで示したように硼素(B)イオンをたと
えば８×1011cm-2のドーズ量、90Kevのエネルギ
ーで注入すれば先に形成されたｎ型層（埋込み
層）の一部は補償され、活性領域Ａ中ではCCD
内の電荷案内領域７、ならびにリセツト用
MOSTのゲート直下の半導体領域７′が形成さ
れ、活性領域Ｂ中では負荷用MOSTのゲート直
下の半導体領域７″が形成される。なお上記のリ
セツト用ならびに負荷用の各MOSTのゲート直
下の半導体領域７′，７″はCCD内の埋込み層中
に規則的に配設された案内領域７と同一でn-型
である。
次に同図ｃに示したごとく先に形成されたポリ
シリコンゲート電極６の上面を酸化することによ
り絶縁膜８を形成して表面絶縁を行い、第２層ポ
リシリコンゲート電極９を形成する。しかして
後、自己整合拡散法により、活性領域Ａ中ではリ
セツト用MOSTのソースおよびドレインとなり、
活性領域Ｂ中では能動MOSTおよび負荷MOST
のソースおよびドレインとなるn+拡散層１０が
形成されるように燐（Ｐ）を基板１中に拡散す
る。
シリコンゲート電極６の上面を酸化することによ
り絶縁膜８を形成して表面絶縁を行い、第２層ポ
リシリコンゲート電極９を形成する。しかして
後、自己整合拡散法により、活性領域Ａ中ではリ
セツト用MOSTのソースおよびドレインとなり、
活性領域Ｂ中では能動MOSTおよび負荷MOST
のソースおよびドレインとなるn+拡散層１０が
形成されるように燐（Ｐ）を基板１中に拡散す
る。
この後、上記第２層ポリシリコンゲート電極上
面を酸化絶縁してパツシベーシヨンを施すことに
より絶縁膜１１を形成し、該絶縁膜１１ならびに
前記絶縁膜８の上部、および拡散層１０上面の絶
縁膜５に対してコンタクト穴を設け、アルミニウ
ム（Al）を蒸着の後パターニングして配線を終
了する。かくすれば、第１図ａの工程でＰの注入
により形成されたｎ層は上記諸工程の進行と共に
その拡がりをまし、最終的にはたとえば1.5μｍの
深さを有する結果となる一方、同図ｂの工程でＢ
の注入により形成されたＰ層は1μｍに止まり、
ここに活性領域Ａ中に電荷案内領域としての半導
体層７と電荷蓄積領域としての半導体層とを有す
る埋込みチヤンネルCCDと、ゲート直下に該電
荷案内領域と同一の半導体層７′を備えたリセツ
ト用MOSTが完成すると同時に活性領域Ｂ中に
は能動MOSTと、ゲート直下にやはり電荷案内
領域と同一の半導体層７″を有する負荷MOSTと
が形成される。
面を酸化絶縁してパツシベーシヨンを施すことに
より絶縁膜１１を形成し、該絶縁膜１１ならびに
前記絶縁膜８の上部、および拡散層１０上面の絶
縁膜５に対してコンタクト穴を設け、アルミニウ
ム（Al）を蒸着の後パターニングして配線を終
了する。かくすれば、第１図ａの工程でＰの注入
により形成されたｎ層は上記諸工程の進行と共に
その拡がりをまし、最終的にはたとえば1.5μｍの
深さを有する結果となる一方、同図ｂの工程でＢ
の注入により形成されたＰ層は1μｍに止まり、
ここに活性領域Ａ中に電荷案内領域としての半導
体層７と電荷蓄積領域としての半導体層とを有す
る埋込みチヤンネルCCDと、ゲート直下に該電
荷案内領域と同一の半導体層７′を備えたリセツ
ト用MOSTが完成すると同時に活性領域Ｂ中に
は能動MOSTと、ゲート直下にやはり電荷案内
領域と同一の半導体層７″を有する負荷MOSTと
が形成される。
ここで該負荷用MOSTとリセツトMOSTのゲ
ート直下は前記ＰとＢとの両不純物の注入の結果
補償されてn-型となつており、しきい値電圧Vth
の値としては、数Ｖ程度の負の値を呈する結果と
なる。ちなみに能動MOSTのゲート直下には何
も注入されていないためにそのしきい値電圧Vth
は零Ｖ付近の値を維持する。したがつてこのため
に負荷用MOSTのコンダクタンスは増大して検
出回路の高速応答が可能となると共に、リセツト
用MOSTのしきい値電圧Vthが負極性方向に増大
してこのために、前記(2)式の見かけ上のしきい値
電圧Vth′は零または負の値をもつようになり、そ
のために(1)式のゲート電圧VGGの値はVSSもしく
はVSS（＝VDD）以下の値となる。
ート直下は前記ＰとＢとの両不純物の注入の結果
補償されてn-型となつており、しきい値電圧Vth
の値としては、数Ｖ程度の負の値を呈する結果と
なる。ちなみに能動MOSTのゲート直下には何
も注入されていないためにそのしきい値電圧Vth
は零Ｖ付近の値を維持する。したがつてこのため
に負荷用MOSTのコンダクタンスは増大して検
出回路の高速応答が可能となると共に、リセツト
用MOSTのしきい値電圧Vthが負極性方向に増大
してこのために、前記(2)式の見かけ上のしきい値
電圧Vth′は零または負の値をもつようになり、そ
のために(1)式のゲート電圧VGGの値はVSSもしく
はVSS（＝VDD）以下の値となる。
このことはVGGに等しい波高値を有するリセツ
ト電圧φRの値が前記した12VなるVDDの値もしく
はそれ以下となることを意味し、結果としてリセ
ツトパルス発生器の電源電圧を他の回路と同じ電
圧供給ラインから供給すること、したがつて回路
が簡単化されることになる。
ト電圧φRの値が前記した12VなるVDDの値もしく
はそれ以下となることを意味し、結果としてリセ
ツトパルス発生器の電源電圧を他の回路と同じ電
圧供給ラインから供給すること、したがつて回路
が簡単化されることになる。
第２図は第１図の工程で構成される埋込みチヤ
ンネルCCDとリセツトMOST QR、ならびに能動
MOST QAおよび負荷MOST QLとで形成される
電荷検出回路の等価回路的模式図である。CCD
の出力端子とリセツトMOST QRのソース端子を
接続すると共に能動MOST QAのソース端子と負
荷MOST QLのドレイン端子を接続するものは、
第１図ｃ中に見られる拡散層１０である。
ンネルCCDとリセツトMOST QR、ならびに能動
MOST QAおよび負荷MOST QLとで形成される
電荷検出回路の等価回路的模式図である。CCD
の出力端子とリセツトMOST QRのソース端子を
接続すると共に能動MOST QAのソース端子と負
荷MOST QLのドレイン端子を接続するものは、
第１図ｃ中に見られる拡散層１０である。
以上に述べた本発明に係る電荷検出回路を有す
る電荷転送装置によれば埋込みチヤンネルCCD
部と電荷検出部を同一工程で作製できるばかりで
なく、該CCDと一体化されるリセツトパルス発
生回路の電圧供給路線を増加させる必要もなく、
しかも該検出装置を埋込みチヤンネルCCDに見
合つた応答速度を有するものとすることができる
ので実用上多大の効果が期待できる。
る電荷転送装置によれば埋込みチヤンネルCCD
部と電荷検出部を同一工程で作製できるばかりで
なく、該CCDと一体化されるリセツトパルス発
生回路の電圧供給路線を増加させる必要もなく、
しかも該検出装置を埋込みチヤンネルCCDに見
合つた応答速度を有するものとすることができる
ので実用上多大の効果が期待できる。
第１図は本発明に係る電荷検出回路を有する電
荷転送装置の製造工程を示す図、第２図は該電荷
検出回路の等価回路的模式図である。 １：半導体基板、２：絶縁層、３，５：絶縁
膜、４：ｎ型不純物、６，９：ポリシリコンゲー
ト電極、７：電荷案内領域、８，１１：ポリシリ
コンゲート表面の絶縁膜、Ａ，Ｂ：活性領域、
QR：リセツトMOST、QA：能動MOST、QL：負
荷MOST、φR：リセツト電圧。
荷転送装置の製造工程を示す図、第２図は該電荷
検出回路の等価回路的模式図である。 １：半導体基板、２：絶縁層、３，５：絶縁
膜、４：ｎ型不純物、６，９：ポリシリコンゲー
ト電極、７：電荷案内領域、８，１１：ポリシリ
コンゲート表面の絶縁膜、Ａ，Ｂ：活性領域、
QR：リセツトMOST、QA：能動MOST、QL：負
荷MOST、φR：リセツト電圧。
Claims (1)
- 【特許請求の範囲】 １ 埋込み層中に規則的に形成された電荷案内領
域を有する埋込みチヤンネルCCD部と、該CCD
部の出力電極に接続され、かつ該CCD部と同一
半導体基板上に形成された電荷検出回路とを有す
る電荷転送装置において、前記電荷検出回路に含
まれる電界効果トランジスタの少なくとも１つの
ゲート電極直下には、上記の半導体基板上の埋込
み層中に規則的に配置形成されている電荷案内領
域と同一の不純物ドープ層を形成したことを特徴
とする電荷検出回路を有する電荷転送装置。 ２ 前記少なくとも１つの電界効果トランジスタ
が、ソースホロワ構成の電荷検出回路を構成する
負荷用トランジスタであることを特徴とする特許
請求の範囲第１項に記載の電荷検出回路を有する
電荷転送装置。 ３ 前記少なくとも１つの電界効果トランジスタ
が、ソースホロワ構成の電荷検出回路を構成する
負荷用トランジスタと、CCD部の出力電極に接
続されたリセツト用トランジスタであることを特
徴とする特許請求の範囲第１項に記載の電荷検出
回路を有する電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7360480A JPS56169365A (en) | 1980-05-30 | 1980-05-30 | Charge detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7360480A JPS56169365A (en) | 1980-05-30 | 1980-05-30 | Charge detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169365A JPS56169365A (en) | 1981-12-26 |
| JPS6315754B2 true JPS6315754B2 (ja) | 1988-04-06 |
Family
ID=13523091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7360480A Granted JPS56169365A (en) | 1980-05-30 | 1980-05-30 | Charge detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56169365A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713764A (en) * | 1980-06-27 | 1982-01-23 | Fujitsu Ltd | Charge detector |
| JP2784111B2 (ja) * | 1991-11-26 | 1998-08-06 | シャープ株式会社 | 固体撮像素子の製造方法 |
-
1980
- 1980-05-30 JP JP7360480A patent/JPS56169365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169365A (en) | 1981-12-26 |
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