JPS6246571A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はＭＯ５型電界効果トランジスタの静電破壊耐圧
の向上を図った半導体装置に関するものである。

〔背景技術〕

半導体装置の高集積化に伴って、ＭＯ３型電界効果トラ
ンジスタの微細化が促進されてくると、これに伴って素
子の耐圧の低下が問題となる。例えば、半導体装置の入
出力回路では、内部回路の素子を外部から入力される静
電圧から保護するために、素子の一部を用いて静電保護
回路を構成しているが、素子の微細化に伴ってこれら素
子の耐圧も低下される傾向にあり、これらの静電破壊耐
圧が問題となる。特に出力回路では、入力回路と異なっ
て素子と端子との間に保護抵抗を接続しておらず素子を
直接出力端子に接続しているため、この出力端子からの
高静電圧がそのまま素子に入力され、静電破壊耐圧が大
きな問題となる。

この対策としては、入出力回路の素子を内部回路の素子
と異なる規格、即ち静電破壊耐圧が大となるようにゲー
ト絶縁膜を厚膜化したり、ゲート幅を長くする等の構成
にすればよいが、このような構成では、一つの半導体装
置に２種あるいはそれ以上の異なる種類のＭＯ３型電界
効果トランジスタを形成しなければならず製造工程がい
たずらに複雑になると共に、これらの構造により半導体
素子の微細化が阻害され、半導体装置の高集積化の障害
になる。

なお、ＭＯ３型電界効果トランジスタの静電耐圧等につ
いては、日経マグロウヒル社発行「日経エレクトロニク
ス（別冊マイクロデバイセズ）」１９８０年１月２３日
号、Ｐ８２〜８４に関連する記載がある。

〔発明の目的〕

本発明の目的は入出力回路における素子の微細化を阻害
することなしに該素子の静電破壊耐圧の向上を図り、こ
れにより製造工程を複雑化することなくしかも素子の高
集積化を図ることのできる半導体装置を提供することに
ある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち。一の導電型半導体基板に逆の導電型層を形成
した上で一の導電型チャネルＭＯ３型電界効果トランジ
スタのソース・ドレイン領域を構成し、かつ静電破壊耐
圧を増大する必要のある素子のソース・ドレイン領域直
下の前記逆の導電型層を薄く形成することにより、ソー
ス・ドレイン領域における所謂基板へのバンチスルー耐
圧を低減させてソース・ドレイン領域に入力される高静
電圧をこの薄い逆の導電型層を基板に逃がすことができ
、これによりＭＯ３型電界効果トランジスタの微細化を
阻害することなく、素子の静電耐圧の向上を図るもので
ある。

〔実施例〕

第１図は本発明の一実施例を示す図であり、Ｎチャネル
ＭＯ３型電界効果トランジスタに適用した実施例を示し
ている。すなわち、Ｎ型半導体基板１の表面にフィール
ド絶縁膜２で素子領域を画成し、この領域内に基板１と
は逆の導電型であるＰ型ウェル３を形成している。この
Ｐ型ウェル３は後述するドレイン領域７の直下位置３ａ
においてその深さを他の部位よりも薄く形成している。

このＰ型ウェル３の上面にはゲート絶縁膜４を形成し更
に多結晶シリコンからなるゲート電極５を配設し、この
ゲート電極５を用いた自己整合法により基板と同じ導電
型であるＮ型のソース・ドレイン領域６．７を形成して
いる。そして、ゲート電極５はソース領域６に接続して
接地し、ドレイン領域７は出力端子８に接続している。

次に、前記ＭＯ３型電界効果トランジスタの製造方法を
簡単に説明する。

先ず、第２図（Ａ）のように、Ｎ型半導体基板１にフォ
トレジスト膜１０をパターン形成してこれをマスクとし
、ウェル相当部位にＢ（ボロン）をたとえば２．５　ｘ
ｌＱ”ｃｍ−”の打込み量でイオン打ち込みする。この
とき、ドレイン領域７に相当する部位にはフォトレジス
ト膜１ｏでマスクし、イオン打ち込みが行われないよう
にする。

しかるのち１．前記ホトレジスト１０を除去し、Ｎ２雰
囲気で１２００℃、２００時間の熱処理を行い、同図（
Ｂ）のようにＰ型ウェル３を形成する。

次いで、同図（Ｃ）のように前記フォトレジスト膜１０
を除去し、浅いＰ型ウェル３ａの形成に本来必要とされ
るフォトレジスト膜１１を形成した上でこれをマスクと
してポロンをたとえば、５Ｘ　１０　”ｃ　ｍ−２の打
込み量でイオン打ち込みする。

しかるのち、ホトレジスト１１を除去し、Ｎ２雰囲気で
１２００℃、１時間の熱処理を行うことにより、同図（
Ｄ）のように一部３ａが薄くされた断面形状のＰ型ウェ
ル３が形成される。

以下、常法によりフィールド絶縁膜２とゲート絶縁膜４
を形成し、多結晶シリコンのゲート電極５を形成した後
に、Ａｓ　　（ひ素）をイオン打ち込みしてＮ型ソース
・ドレイン領域６．７を自己整合法により形成すれば、
第１図のようにドレイン領域７の直下のＰ型ウェル３ａ
が薄くされた構造のＭＯ３型電界効果トランジスタを得
ることができる。

したがって、このように構成されたＭＯ３型電界効果ト
ランジスタによれば、ドレイン領域７の直下におけるウ
ェル３ａが薄いため、ドレイン領域７とその直下のＮ型
半導体基板１との間のパンチスルー耐圧が低下される。

このため、出力端子８から高静電圧がドレイン領域７に
印加された場合には、高静電圧はドレイン領域７から薄
いウェル３ａを突き抜けてＮ型半導体基板ｌにバンチス
ルーすることになり、ソース領域６やゲート電極５への
高電流の通流は防止でき、ゲート絶縁膜４の破壊等の静
電破壊を防止することができる。これにより、素子を内
部回路と同時に同規格で形成してもその静電破壊耐圧を
向上でき、製造工程の簡易化および半導体装置の高集積
化を図ることができる。

第３図は本発明の他の実施例を示しており、図中前記実
施例と同一部分には同一符号を付しである。

本例ではドレイン領域７の直下ではＰ型ウェル３を形成
せず、代わりに比較的に濃度の高いＰ型の埋込み層９を
形成し、この埋込み層９でＰ型ウェル３の一部を構成し
ている。

先ず、第４図（Ａ）のようにＮ型基板１にホトレジスト
１０をパターニングして、これをマスクとして、ボロン
をたとえば２．５　Ｘ　１０Ｉｚｃｍ−”の打込量でイ
オン打込する。ホトレジスト１０を除去し、Ｎ２雰囲気
で１２００℃、３時間の熱処理を行い、同図（Ｂ）のよ
うに、Ｐ型ウェル領域３を形成する。以下、常法により
フィールド絶縁膜２とゲーｌｉｔ膜４を形成し、しかる
のち、同図（Ｃ）のようにフォトレジスト１１をパター
ニングして、埋込みＮ９を形成する。これは、たとえば
ボロン３００　Ｋ　ｅ　ＶでＩ　Ｘ　１０Ｉ３ｃｍ−”
の打込み量でイオン打ち込みして、イオン打ち込み層９
Ａを形成した後、フォトレジスト１１を除去し、しかる
のち熱処理を行えばよい。

この構成によれば、ドレイン領域７の直下のＰ型層（埋
込みｊｉＪ９）を薄く形成しているために、ドレイン領
域７とＮ型半導体基板１との間のバンチスルー耐圧を低
減して静電耐圧の向上を図り得ることは前例と同じであ
る。また、この構成によれば、ドレイン領域７直下の埋
込み層９を高濃度に形成しているので、これを薄く形成
したのにもかかわらず、半導体基板１からドレイン領域
７へのキャリヤ（電子）の移動を防止する効果は高くな
り、所謂ソフトエラーを防止することができるという効
果もある。

〔効果〕

（１）ＭＯ３型電界効果トランジスタのソース・ドレイ
ン領域の一方の直下のウェルを薄く形成しているので、
ソース・ドレイン領域と基板との間のパンチスルー耐圧
を低下させ、ソース・ドレイン領域に印加される高静電
圧を直ちに基板に逃がすことができるので、ゲートやソ
ース・ドレイン間での高電流の発生を防止でき、素子の
静電耐圧を向上できる。

（２）ソース・ドレイン領域の一方の直下のつエルを薄
くするだけでよいので、製造工程の簡略化を達成し、一
方ソース・ドレイン領域の浅型化やゲート長のシゴート
化をおこなっても十分な静電耐圧を確保することができ
るので、半導体装置の高集積化に有効となる。

（３）ソース・ドレイン領域の一方の直下においてウェ
ルを切欠き、ここに比較的高濃度の薄い埋込み層を形成
しているので、前述と同様に静電破壊耐圧を向上できる
と共に、この埋込み層によってソフトエラーを防止する
ことができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、入力回路の
保護回路に適用してもよく、またＰチャネルＭＯ３型電
界効果トランジスタに適用しても同様の効果を得ること
ができる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャネルＭＯ３型
電界効果トランジスタを有する半導体装置に適用した場
合について説明゛したが、それに限定されるものではな
く、ＰチャネルＭＯ３型電界効果トランジスタや相補型
ＭＯ３回路を有する半導体装置にも同様に適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、 第２図（Ａ）〜（Ｄ）はその製造方法を説明するための
各工程の断面図、 第３図は他の実施例の断面図、 第４図（Ａ）〜（Ｃ）はその製造方法を説明するための
各工程の断面図である。 １・・・Ｎ型半導体基板、２・・・フィールド絶縁膜、
３・・・Ｐ型ウェル、３ａ・・・ドレイン直下部位、４
・・・ゲート絶縁膜、５・・・ゲート電極、６・・・ソ
ース領域、７・・・ドレイン領域、８・・・出力端子、
９・・・高濃度Ｐ型埋込み層、１０〜１３・・・フォト
レジスト膜。 第　　　１　　図 第　　２　　図 第　　２ｗＪ （Ｄ） 第　　３　　図 第　　４　　図 （Ｂ）

Claims (1)

1. 【特許請求の範囲】 １、一の導電型半導体基板に逆の導電型層を形成し、こ
   の逆の導電型層上に一の導電型チャネルＭＯＳ型電界効
   果トランジスタのソース・ドレイン領域を形成した半導
   体装置において、前記逆の導電型層を、前記ソース・ド
   レイン領域のいずれか一方の領域の直下において薄く形
   成したことを特徴とする半導体装置。 ２、逆の導電型層はウェルであり、このウェルの深さを
   ソース・ドレイン領域のいずれか一方の直下で浅く形成
   してなる特許請求の範囲第１項記載の半導体装置。 ３、逆の導電型層を構成するウェルの一部をソース・ド
   レイン領域のいずれか一方の直下位置で切欠き、この切
   欠部に逆の導電型の比較的高濃度の薄い埋込み層を形成
   してなる特許請求の範囲第１項記載の半導体装置。