JPS6154660A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、絶縁ゲート型電界効果トランジスタ（以下、
ＭＯＳトランジスタ）を集積してなる半導体集積回路装
置の構造に関する。
ＭＯＳトランジスタ）を集積してなる半導体集積回路装
置の構造に関する。
近年、ＭＯＳ トランジスタを集積した半導体集積回路
（ＭＯＳ−ＩＣ）において、集積回路の動作速度の向上
を達成するために、ゲート電極下のチャネル長を短かく
する試みが行なわれているが、このチャネル長が短かく
なってくると、ドレイン拡散領域近傍の空乏層内におい
て、高電界領域が形成され、チャネル領域を通って来た
エレクトロンや正孔によるインパクトアイオンゼーシ冒
ンが促進される。たとえば、相補型ＭＯＳトランジスタ
回路（ＣＭＯ８回路）の、ｎチャネルＭＯＳトランジス
タにおいて、このインパクトアイオンゼーションの発生
効率が大きくなると、そこで発生したエレクトロンの一
部が、ゲート酸化膜中に注入され、ゲート電流の増加及
びＭＯＳトランジスタのしきい値電圧の経時的な変動を
もたらしてしまう。また、インパクトアイオンゼーショ
ンによって発生する正孔は、基板内へ注入されて基板電
流が増加し、ＣＭＯＳトランジスタに介在している寄生
パイポーラトランジスタの動作をうながし、ゲート電圧
でコントロールがきかない異常電流が流れ、ラッチアッ
プ現象に至ってしまう。ＣＭＯ８回路において。
（ＭＯＳ−ＩＣ）において、集積回路の動作速度の向上
を達成するために、ゲート電極下のチャネル長を短かく
する試みが行なわれているが、このチャネル長が短かく
なってくると、ドレイン拡散領域近傍の空乏層内におい
て、高電界領域が形成され、チャネル領域を通って来た
エレクトロンや正孔によるインパクトアイオンゼーシ冒
ンが促進される。たとえば、相補型ＭＯＳトランジスタ
回路（ＣＭＯ８回路）の、ｎチャネルＭＯＳトランジス
タにおいて、このインパクトアイオンゼーションの発生
効率が大きくなると、そこで発生したエレクトロンの一
部が、ゲート酸化膜中に注入され、ゲート電流の増加及
びＭＯＳトランジスタのしきい値電圧の経時的な変動を
もたらしてしまう。また、インパクトアイオンゼーショ
ンによって発生する正孔は、基板内へ注入されて基板電
流が増加し、ＣＭＯＳトランジスタに介在している寄生
パイポーラトランジスタの動作をうながし、ゲート電圧
でコントロールがきかない異常電流が流れ、ラッチアッ
プ現象に至ってしまう。ＣＭＯ８回路において。
ラッチアップ現象が、集積回路の一部分で起っても、回
路全体に影響を及ぼし、破壊をまねくことさえある。こ
の対策としては、集積回路のパターン設計の際に、集積
回路のある一部分のラッチアップ耐圧を向上させる事は
、可能であるが、集積回路の作成段階のウェノ１−プロ
セス工程では、エビタキシアルウェノ・−を使用する等
などの対策により、集積回路装置全体に行六う方法があ
り、コスト高となったシ、他の特性を劣化させる可能性
がある。
路全体に影響を及ぼし、破壊をまねくことさえある。こ
の対策としては、集積回路のパターン設計の際に、集積
回路のある一部分のラッチアップ耐圧を向上させる事は
、可能であるが、集積回路の作成段階のウェノ１−プロ
セス工程では、エビタキシアルウェノ・−を使用する等
などの対策により、集積回路装置全体に行六う方法があ
り、コスト高となったシ、他の特性を劣化させる可能性
がある。
集積回路装置の高速化や高集積化が進む中で、一部には
、多機能化をめざすものが求められている。たとえば、
ロジック回路とメモリー回路を、同一チップ内に形成し
たり、バイポーラトランジスタとＭＯＳトランジスタの
それぞれの長所を鴇かし、同一基板上に形成したＢ ｉ
−ＭＯＳ化や、ディジタル回路とアナログ回路を同一
チップ内に混在する集積回路装置がある。このような多
機能集積回路を実現するには、異なるしきい値のＭＯＳ
トランジスタや異なる電流増巾率を持ったバイポーラト
ランジスタを同一基板上に形成する必要もあシ、そのた
めに、大巾なプロセス工程の増加をまねいてしまう。異
なる種類の回路を同一集積回路上に実現するためには、
おのおのの回路に適したプロセス工程やデバイス構造が
必要である。
、多機能化をめざすものが求められている。たとえば、
ロジック回路とメモリー回路を、同一チップ内に形成し
たり、バイポーラトランジスタとＭＯＳトランジスタの
それぞれの長所を鴇かし、同一基板上に形成したＢ ｉ
−ＭＯＳ化や、ディジタル回路とアナログ回路を同一
チップ内に混在する集積回路装置がある。このような多
機能集積回路を実現するには、異なるしきい値のＭＯＳ
トランジスタや異なる電流増巾率を持ったバイポーラト
ランジスタを同一基板上に形成する必要もあシ、そのた
めに、大巾なプロセス工程の増加をまねいてしまう。異
なる種類の回路を同一集積回路上に実現するためには、
おのおのの回路に適したプロセス工程やデバイス構造が
必要である。
この発明は、上述した従来技術の欠点を改良したもので
、ＭＯＳトランジスタやバイポーラトランジスタで構成
される集積回路装置を作成するに当って新たな設計パラ
メータを導入する事によって、効果的に回路全体の集積
度や多機能化の向上を図シ、まだ、０Ｍ０８回路のラッ
チアップ耐圧をプロセス工程において部分的に向上させ
る事を可能とした半導体装置を提供することを目的とし
てｂる。
、ＭＯＳトランジスタやバイポーラトランジスタで構成
される集積回路装置を作成するに当って新たな設計パラ
メータを導入する事によって、効果的に回路全体の集積
度や多機能化の向上を図シ、まだ、０Ｍ０８回路のラッ
チアップ耐圧をプロセス工程において部分的に向上させ
る事を可能とした半導体装置を提供することを目的とし
てｂる。
本発明の１つは、ＭＯＳトランジスタやバイポーラトラ
ンジスタで構成される集積回路装置を同一基板上に作成
する際に、出発基板に、イオン注入技術や選択エピタキ
シアル成長技術をほどこして、部分的に基板濃度の異な
る領域を形成し、それらの領域を使用し異なる特性をも
ったデバイスを同一基板上に実現した半導体集積回路で
あり、もう１つは、ＣＭＯＳトランジスタ回路を含む集
積回路装置において、同一型（ｎ型又はＰ型）で、異な
る濃度のウェル構造又は、同一型で、異なる深さのウェ
ル構造を、複数、同一基板上に形成し、その基板上で、
回路を形成する際に、入出力セル部と内部セル部、メモ
リ部とロジック部等において、それぞれの回路に適した
ウェル濃度や構造を選択できるように構成した半導体集
積回路装置である。
ンジスタで構成される集積回路装置を同一基板上に作成
する際に、出発基板に、イオン注入技術や選択エピタキ
シアル成長技術をほどこして、部分的に基板濃度の異な
る領域を形成し、それらの領域を使用し異なる特性をも
ったデバイスを同一基板上に実現した半導体集積回路で
あり、もう１つは、ＣＭＯＳトランジスタ回路を含む集
積回路装置において、同一型（ｎ型又はＰ型）で、異な
る濃度のウェル構造又は、同一型で、異なる深さのウェ
ル構造を、複数、同一基板上に形成し、その基板上で、
回路を形成する際に、入出力セル部と内部セル部、メモ
リ部とロジック部等において、それぞれの回路に適した
ウェル濃度や構造を選択できるように構成した半導体集
積回路装置である。
本発明によれば、同一基板上に、複数の異なる基板濃度
領域を形成したり、又、複数の同一型で、異なる濃度や
深さのウェルを形成したりする事によって、以下のよう
な効果を得る事ができる。
領域を形成したり、又、複数の同一型で、異なる濃度や
深さのウェルを形成したりする事によって、以下のよう
な効果を得る事ができる。
（１）同一基板上に、ＭＯＳトランジスタを形成する際
の基板濃度又は、ウェル濃度の異なる領域が複数存在す
るので、しきい値を制御するための、チャネル領域への
イオン注入を、個々に、はどこさなくても、異なるしき
い値電圧をもったＭＯＳトランジスタを複数種、構成可
能である。
の基板濃度又は、ウェル濃度の異なる領域が複数存在す
るので、しきい値を制御するための、チャネル領域への
イオン注入を、個々に、はどこさなくても、異なるしき
い値電圧をもったＭＯＳトランジスタを複数種、構成可
能である。
（２）同一基板上に、異なる基板濃度やウェル濃度の領
域を自由釦、かつ、部分的に得られるので、０ＭＯ８特
有のラッチアップ現象の耐圧を向上させる事が可能であ
る。又、同一チップ内に、入出力回路部と内部セル部、
メモリ回路部とロジック回路部等を形成する場合に、構
成回路ごどによって、最適な基板濃度やウェル濃度を選
択する事が可能となる。
域を自由釦、かつ、部分的に得られるので、０ＭＯ８特
有のラッチアップ現象の耐圧を向上させる事が可能であ
る。又、同一チップ内に、入出力回路部と内部セル部、
メモリ回路部とロジック回路部等を形成する場合に、構
成回路ごどによって、最適な基板濃度やウェル濃度を選
択する事が可能となる。
（３）同一基板上に、ウェル濃度やウェルの深さの異な
る領域を、複数もうけることにより、特にＭＯＳトラン
ジスタとバイポーラトランジスタの混在する集積回路装
置において、複数の異なる電流増巾特性を持つ、横型及
び縦型バイポーラトランジスタを容易に形成可能となり
、集積回路の多機能化が実現できる。
る領域を、複数もうけることにより、特にＭＯＳトラン
ジスタとバイポーラトランジスタの混在する集積回路装
置において、複数の異なる電流増巾特性を持つ、横型及
び縦型バイポーラトランジスタを容易に形成可能となり
、集積回路の多機能化が実現できる。
第１図は、本発明をＮＭＯＳ回路に適用した実施例であ
る。単結晶（１００）面Ｐ形Ｓｉ基板１１．を出発基板
とし、イオン注入あるいは、選択的なエピタキシアル成
長を用いて、部分的に出発基板の濃度と異なる領域（Ｐ
型）１６．を形成し、そのような工程をほどこした後に
、ゲート１３．及びソース・ドレイン領域１５．を作成
したものであシ、その他の工程が全く同じであっても、
しきい値電圧、拡散容量、 ＣＭＯ８回路化したときの
ラッチアップ耐圧やトランジスタの静特性等全く、異な
った特性を示す。
る。単結晶（１００）面Ｐ形Ｓｉ基板１１．を出発基板
とし、イオン注入あるいは、選択的なエピタキシアル成
長を用いて、部分的に出発基板の濃度と異なる領域（Ｐ
型）１６．を形成し、そのような工程をほどこした後に
、ゲート１３．及びソース・ドレイン領域１５．を作成
したものであシ、その他の工程が全く同じであっても、
しきい値電圧、拡散容量、 ＣＭＯ８回路化したときの
ラッチアップ耐圧やトランジスタの静特性等全く、異な
った特性を示す。
第２図は、本発明をＭＯＳトランジスタとバイポーラト
ランジスタが混在する回路に適用した実施例であり、単
結晶（１００）面ｎ形Ｓｉ基板１７．を出発基板トシ、
パターニング及び、イオン注入条件と熱処理時間を適切
に設定する事によシ、異なる濃度及び深さの２種類のＰ
型ウェル１８ 、１９を形成し、その後の工程でもって
、ＭＯＳ及びバイポーラトランジスタを作成しており、
Ｐ型ウェルを縦型又ハ横型バイポーラトランジスタのベ
ース領域として使用しているため、ウェルの濃度や深さ
を変えることによシ、電流増巾率や電流容量の異なるも
のを得る事ができる。
ランジスタが混在する回路に適用した実施例であり、単
結晶（１００）面ｎ形Ｓｉ基板１７．を出発基板トシ、
パターニング及び、イオン注入条件と熱処理時間を適切
に設定する事によシ、異なる濃度及び深さの２種類のＰ
型ウェル１８ 、１９を形成し、その後の工程でもって
、ＭＯＳ及びバイポーラトランジスタを作成しており、
Ｐ型ウェルを縦型又ハ横型バイポーラトランジスタのベ
ース領域として使用しているため、ウェルの濃度や深さ
を変えることによシ、電流増巾率や電流容量の異なるも
のを得る事ができる。
第１図は、部分的に出発基板の濃度と異なる領域を持つ
基板を形成し、そこにＮＭＯＳトランジスタを作成した
時の断面図、第２図は、ｎ形出発基板上に、濃度及び深
さの異なるＰ型ウェルを形成し、そこに、ＮＭＯＳトラ
ンジスタ、縦型及び横型バイポーラトランジスタを作成
した時の断面図である。 図において、 １１・・・（１００）面Ｐ形単結晶Ｓｉ基板、１２・・
・フィールド酸化膜、１３・・・ポリシリコンゲート、
１４・・・ゲート酸化膜、 １５・・・Ｎ＋拡散領域（ソース及びドレイン）、１６
・・・基板１１と濃度の異なる領域、１７−（１００）
面ｎ形単結晶８ｉ基板、１８・・・Ｐ形つェル（高濃度
、かつ深い）、１９・・・Ｐ形つェル（低濃度、かつ浅
い）、２０・・・Ｎ＋拡散領域（コレクタ及びエミッタ
）、領域人；縦型ＮＰＮバイポーラトランジスタ、領域
Ｂ；横型ＮＰＮノくイボーラトランジスタ。
基板を形成し、そこにＮＭＯＳトランジスタを作成した
時の断面図、第２図は、ｎ形出発基板上に、濃度及び深
さの異なるＰ型ウェルを形成し、そこに、ＮＭＯＳトラ
ンジスタ、縦型及び横型バイポーラトランジスタを作成
した時の断面図である。 図において、 １１・・・（１００）面Ｐ形単結晶Ｓｉ基板、１２・・
・フィールド酸化膜、１３・・・ポリシリコンゲート、
１４・・・ゲート酸化膜、 １５・・・Ｎ＋拡散領域（ソース及びドレイン）、１６
・・・基板１１と濃度の異なる領域、１７−（１００）
面ｎ形単結晶８ｉ基板、１８・・・Ｐ形つェル（高濃度
、かつ深い）、１９・・・Ｐ形つェル（低濃度、かつ浅
い）、２０・・・Ｎ＋拡散領域（コレクタ及びエミッタ
）、領域人；縦型ＮＰＮバイポーラトランジスタ、領域
Ｂ；横型ＮＰＮノくイボーラトランジスタ。
Claims (2)
- （１）ＭＯＳトランジスタ及びバイポーラトランジスタ
を集積し、半導体回路装置を形成する際の出発基板にお
いて、複数の異なる濃度領域を、同一基板上に、イオン
注入技術又は、選択的なエピタキシャル成長技術を用い
て形成する事を特徴とする半導体集積回路装置。 - （２）相補型ＭＯＳトランジスタ素子を構成要素の１つ
としている半導体集積回路装置を形成する際の出発基板
において、同一基板上に、複数の同一型で異なる濃度の
ウェル又は、複数の同一型で異なる深さのウェルを形成
する事を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176589A JPS6154660A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176589A JPS6154660A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154660A true JPS6154660A (ja) | 1986-03-18 |
Family
ID=16016203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176589A Pending JPS6154660A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442163A (en) * | 1987-08-07 | 1989-02-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH0221648A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2003188278A (ja) * | 2002-11-01 | 2003-07-04 | Sharp Corp | 半導体装置 |
-
1984
- 1984-08-27 JP JP59176589A patent/JPS6154660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442163A (en) * | 1987-08-07 | 1989-02-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH0221648A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2003188278A (ja) * | 2002-11-01 | 2003-07-04 | Sharp Corp | 半導体装置 |
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