KR20050108200A - 바이폴라 정션 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 고전압(High Voltage)용으로 사용가능한 바이폴라 정션 트랜지스터(Bipolar Junction Transistor : BJT)의 제조방법을 개시한다. 개시된 본 발명의 방법은, 고전압용 N형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판의 소정 부위에 P형 베이스 영역을 형성하는 단계; 상기 N형 웰과 상기 P형 베이스 영역의 경계 부위의 기판에 STI 공정을 이용하여 트렌치형 산화막을 형성하는 단계; 상기 트렌치형 산화막이 형성된 기판에 선택적으로 N형 불순물 이온을 주입하여 상기 P형 베이스 영역 내에 에미터 영역을 형성하고, 상기 P형 베이스 영역 밖에 콜렉터 영역을 형성하는 단계; 및 상기 결과의 기판에 선택적으로 P형 불순물을 주입하여 상기 트렌치형 산화막과 에미터 영역 사이의 상기 P형 베이스 영역에 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

바이폴라 정션 트랜지스터의 제조방법{METHOD FOR MANUFACTURING BIPOLAR JUNCTION TRANSISTOR}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고전압 (High Voltage)용으로 사용가능한 바이폴라 정션 트랜지스터(Bipolar Junction Transistor : BJT)의 제조방법에 관한 것이다.

최근들어 고전압 소자와 저전압 소자를 하나의 반도체 칩에 집적하는 기술이 광범위하게 응용되고 있으며, 이에 따라 소자간의 격리에 SOI(Silicon On Insulator) 웨이퍼를 이용한 소자 격리 기술이 각광을 받고 있다.

예를 들어, 시스템에서 사용하는 로직 IC와 고전압용 IC를 함께 구비하는 반도체 IC에 대한 기술인 스마트 파워 IC가 반도체 기술의 한 방향으로 발전하고 있는데, 이 때, 필요한 소자가 로직(Logic)용 트랜지스터, 고전압(High Voltage)용 트랜지스터, 그리고, 바이폴라 정션 트랜지스터(Bipolar Junction Transistor : BJT) 등이 있다.

한편, 고전압 공정에서는 로직(Logic)용 바이폴라 정션 트랜지스터만이 사용되고 있으나, 점차 고전압(High Voltage)용 바이폴라 정션 트랜지스터가 요구되고 있다.

이러한 고전압용 바이폴라 정션 트랜지스터를 제조함에 있어서, 가장 중요한 부분은 콜렉터(Collector) 영역으로서, 16~40V의 고전압을 사용할 때에 상기 콜렉터 영역이 이에 대한 내압을 잘 견딜수 있느냐 하는 것, 즉, 콜렉터(Collector)와 베이스(Base) 영역의 항복 전압(Breakdown Boltage)(이하, BVCBO)을 높이는 것이 중요한 관건이며, 이를 해결하는 방법은 간단하다.

도 1은 종래의 고전압용 바이폴라 정션 트랜지스터를 도시한 단면도이다.

상기 BVCBO를 높이기 위한 방법으로는, 도 1에 도시된 바와 같이, 콜렉터(Collector) 영역(N+)(13c)과 베이스(Base) 영역(P+)(13b) 사이의 간격(a+b)을 증가시키는 방법이 있다. 이때, 상기 BVCBO와 상기 간격(a+b)의 관계를 나타내는 수학식 1은 다음과 같다.

여기서, R_B 는 베이스 저항, R_C 는 콜렉터 저항, L_B 는 PBASE와 PBASE에 접하는 베이스 영역 사이의 길이, L_C 는 PBASE와 PBASE에 접하는 콜렉터 영역 사이의 길이, N_B 는 도핑된 베이스 영역, N_C 는 도핑된 콜렉터 영역, W_B 및 W_C 는 공핍영역의 폭, Z는 전체 폭을 각각 나타낸 것이다.

이때, L_B 및 L_{C ,} 즉, 상기 콜렉터 영역(N+)(13c)과 베이스 영역(P+)(13b) 사이의 간격(a+b)을 증가시키면, 상기 BVCBO를 증가시킬 수 있다.

한편, 도 1에서 미설명된 도면부호 10은 반도체 기판을, 11은 고전압용 N형 웰(HNWELL)을, 12는 P형 베이스 영역(PBASE)을, 그리고, 13a는 에미터(Emitter) 영역(N+)을 나타낸 것이다.

그러나, 종래의 기술에서는 콜렉터와 베이스 영역의 항복 전압(BVCBO)을 높이기 위하여 콜렉터 영역과 베이스 영역 사이의 간격을 증가시킨 것으로 인해 소자의 사이즈(Size)가 커지게 되므로, 고전압용 BJT로서의 장점(Merit)이 없어 사용할 수 없게 되는 문제점이 발생된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 콜렉터 영역과 베이스 영역 사이의 간격을 증가시키지 않고도, BVCBO를 높일 수 있는 바이폴라 정션 트랜지스터의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 바이폴라 정션 트랜지스터의 제조방법은, 고전압용 N형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판의 소정 부위에 P형 베이스 영역을 형성하는 단계; 상기 N형 웰과 상기 P형 베이스 영역의 경계 부위의 기판에 STI 공정을 이용하여 트렌치형 산화막을 형성하는 단계; 상기 트렌치형 산화막이 형성된 기판에 선택적으로 N형 불순물 이온을 주입하여 상기 P형 베이스 영역 내에 에미터 영역을 형성하고, 상기 P형 베이스 영역 밖에 콜렉터 영역을 형성하는 단계; 및 상기 결과의 기판에 선택적으로 P형 불순물을 주입하여 상기 트렌치형 산화막과 에미터 영역 사이의 상기 P형 베이스 영역에 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 바이폴라 정션 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이고, 도 3은 본 발명의 실시예에 따른 바이폴라 정션 트랜지스터를 도시한 평면도이다.

본 발명의 실시예에 따른 바이폴라 정션 트랜지스터의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 고전압용 N형 웰(HNWELL)(21)이 구비된 반도체 기판(20)을 제공한다. 이어, 상기 반도체 기판(20)의 소정 영역에 로코스(LOCOS : Local Oxidation of Silicon) 공정에 의해 필드 산화막(미도시)을 형성하여 활성 영역을 정의한 후, 상기 기판(20)의 소정 부위에 P형 불순물 이온을 선택적으로 주입하여 P형 베이스 영역(PBASE)(22)을 형성한다.

그런 후에, 상기 N형 웰(21)과 상기 P형 베이스 영역(22)의 경계 부위의 기판에 공지의 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치형 산화막(23)을 형성한다. 여기서, 상기 STI 공정으로 형성되는 상기 트렌치형 산화막(23)은 이후의 공정에서 형성될 콜렉터 영역과 베이스 영역들 간의 간격을 증가시키지 않고, 오히려 상기 간격을 감소시키면서 상기 콜렉터와 베이스 영역의 항복 전압(BVCBO)을 높여주는 역할을 한다.

이어서, 도 2b에 도시된 바와 같이, 상기 트렌치형 산화막(23)이 형성된 기판(20) 상에 상기 P형 베이스 영역(22)의 일부와 상기 P형 베이스 영역(22)이 아닌 부분의 일부를 노출시키는 제1감광막 패턴(미도시)을 형성한다. 계속해서, 상기 제1감광막 패턴을 이온주입 마스크로 이용하여 상기 기판(20)에 N형 불순물 이온을 주입하여 상기 P형 베이스 영역(22) 내에 에미터 영역(N+)(24a)을 형성하고, 상기 P형 베이스 영역(22) 밖에 콜렉터 영역(N+)(24c)을 형성한다.

다음으로, 상기 제1감광막 패턴을 제거한 후, 상기 결과물 상에 상기 트렌치형 산화막(23)과 상기 에미터 영역(N+)(24a) 사이의 P형 베이스 영역(22)의 일부를 노출시키는 제2감광막 패턴(미도시)을 형성한다. 이어, 상기 제2감광막 패턴을 이온주입 마스크로 이용하여 P형 불순물을 주입하여 상기 트렌치형 산화막(23)과 상기 에미터 영역(N+)(24a) 사이의 상기 P형 베이스 영역(22)에 베이스 영역(P+)(24b)을 형성한다.

그런후에, 도 2c에 도시된 바와 같이, 상기 제2감광막 패턴을 제거하고 나서, 상기 에미터 영역(N+)(24a), 베이스 영역(P+)(24b) 및 콜렉터 영역(N+)(24c)을 노출시키는 콘택홀(Contact Hole)(25a)들이 구비된 층간절연막(25)을 형성한 후, 상기 콘택홀(25a)들을 매립하는 플러그(26)들을 형성한다.

이어, 상기 플러그(26)들 상에 상기 에미터 영역(N+)(24a), 베이스 영역(P+)(24b) 및 콜렉터 영역(N+)(24c)과 각각 콘택되는 에미터 콘택(27a), 베이스 콘택(27b) 및 콜렉터 콘택(27c)을 형성한다.

상기와 같은 공정을 통해 제조되는 본 발명에 따른 바이폴라 정션 트랜지스터는 도 3에 도시된 바와 같이, 콜렉터 영역(N+)과 베이스 영역(P+) 사이에 STI 공정을 이용한 트렌치형 산화막(STI)을 형성함으로써, 콜렉터와 베이스 영역 사이의 간격을 증가시키지 않고, 오히려 상기 간격을 감소시키면서 콜렉터와 베이스 영역의 항복 전압, 즉, BVCBO를 증가시킬 수 있다.

이상에서와 같이, 본 발명은 고전압용 바이폴라 정션 트랜지스터의 제조에 있어서, 콜렉터 영역과 베이스 영역 사이에 STI 공정을 이용하여 트렌치형 산화막을 형성함으로써, 콜렉터와 베이스 영역의 간격을 증가시키지 않고, 오히려 상기 간격을 감소시키면서 상기 콜렉터와 베이스 영역의 항복 전압, 즉, BVCBO를 증가시킬 수 있다. 결국, 본 발명은 작은 사이즈(Size)에도 높은 내압을 견딜 수 있는 고전압용 BJT를 제조할 수 있다.

도 1은 종래의 고전압용 바이폴라 정션 트랜지스터를 도시한 단면도.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 바이폴라 정션 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.

도 3은 본 발명의 실시예에 따른 바이폴라 정션 트랜지스터를 도시한 평면도.

-도면의 주요 부분에 대한 부호의 설명-

20 : 반도체 기판 21 : N형 웰

22 : P형 베이스 영역 23 : 트렌치형 산화막

24a : 에미터 영역 24b : 베이스 영역

24c : 콜렉터 영역 25 : 층간절연막

25a : 콘택홀 26 : 플러그

27a : 에미터 콘택 27b : 베이스 콘택

27c : 콜렉터 콘택

Claims (1)

1. 고전압용 N형 웰이 구비된 반도체 기판을 제공하는 단계;

   상기 기판의 소정 부위에 P형 베이스 영역을 형성하는 단계;

   상기 N형 웰과 상기 P형 베이스 영역의 경계 부위의 기판에 STI 공정을 이용하여 트렌치형 산화막을 형성하는 단계;

   상기 트렌치형 산화막이 형성된 기판에 선택적으로 N형 불순물 이온을 주입하여 상기 P형 베이스 영역 내에 에미터 영역을 형성하고, 상기 P형 베이스 영역 밖에 콜렉터 영역을 형성하는 단계; 및

   상기 결과의 기판에 선택적으로 P형 불순물을 주입하여 상기 트렌치형 산화막과 에미터 영역 사이의 상기 P형 베이스 영역에 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 정션 트랜지스터의 제조방법.