KR100582198B1 - 상보형 모스 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 상보형 모스 박막트랜지스터의 제조방법에 관한 것으로서 투명기판 상의 제 1 및 제 2 트랜지스터영역의 소정 부분에 제 1 및 제 2 활성층을 형성하는 공정과, 상기 제 1 및 제 2 활성층 각각의 가운데 부분에 양측이 노출되도록 게이트절연막을 개재시켜 제 1 및 제 2 게이트전극을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극을 마스크로 사용하여 상기 제 1 및 제 2 활성층 각각의 노출된 양측에 제 1 도전형의 불순물을 제 1 에너지와 제 1 농도로 이온 도핑하여 제 1 및 제 2 고농도불순물영역을 형성하는 공정과, 투명기판 상에 상기 제 1 트랜지스터영역을 덮어 상기 제 2 고농도불순물영역을 노출시키는 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트를 마스크로 사용하여 상기 노출된 제 2 고농도불순물영역에 제 2 도전형을 상기 제 1 에너지와 제 1 농도 보다 높은 제 2 에너지와 제 2 농도로 이온 도핑하여 카운터 도핑된 제 3 고농도불순물영역을 형성하는 공정을 포함한다.
따라서, 포토 공정과 이온 도핑 공정을 감소하므로 공정이 간단해지며, 또한, N형 박막트랜지스터의 LDD 영역을 자기 정렬되게 형성하므로 길이가 일정하여 소자 특성을 향상시킬 수 있다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 박막트랜지스터 제조방법을 도시하는 공정도
도 2a 내지 도 2c는 본 발명에 따른 박막트랜지스터 제조방법을 도시하는 공정도
도 3은 본 발명에 따라 제조된 N형 박막트랜지스터의 도핑 상태를 도시하는 개략도
도 4a 내지 도 4d는 n+형 불순물의 주입 에너지에 따른 p+와 n+의 도핑 프로파일을 도시하는 그래프
도 5a 내지 도 5d는 n+형 불순물의 주입 에너지에 따른 N형 박막트랜지스터의 드레인-소오스전류(Ids)의 변화를 도시하는 그래프
<도면의 주요 부분에 대한 부호의 설명>
41 : 투명기판 43 : 버퍼층
45, 46 : 제 1 및 제 2 활성층
48 : 게이트절연막
50, 51 : 제 1 및 제 2 게이트전극
53, 54, 57 : 제 1, 제 2 및 제 3 고농도불순물영역
57 : 포토레지스트 패턴
P2 : P형 트랜지스터영역
N2 : N형 트랜지스터영역
본 발명은 상보형 모스 박막트랜지스터의 제조방법에 관한 것으로서, 특히, N형 박막트랜지스터의 오프 전류(off current : Ioff)를 감소시킬 수 있는 상보형 모스 박막트랜지스터의 제조방법에 관한 것이다.
상보형 모스 박막트랜지스터에 있어서 N형 박막트랜지스터는 온(on) 상태에서는 전류구동률이 높지만, 오프(off) 상태에서는 누설전류가 크다. 따라서 N형 박막트랜지스터는 오프 전류로 인하여 화소전극에 저장된 신호의 값이 변화하게 되어 액정표시장치의 화질이 저하된다. 그러므로, 상보형 모스 박막트랜지스터는 N형 박막트랜지스터를 엘디디(LDD : Lightly Doped Drain) 또는 오프셋(offset) 구조로 하는 기술이 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 상보형 모스 박막트랜지스터의 제조방 법을 도시하는 공정도이다.
도 1a를 참조하면, P형 트랜지스터영역(P1)과 N형 트랜지스터영역(N1)을 갖는 유리 등의 투명기판(11) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 버퍼층(13)을 형성한다. 버퍼층(13) 상에 다결정실리콘층을 형성하고 포토리쏘그래피 방법으로 패터닝하여 P형 트랜지스터영역(P1)과 N형 트랜지스터영역(N1)의 소정 부분에 제 1 및 제 2 활성층(15)(16)을 형성한다.
도 1b를 참조하면, 버퍼층(13) 상에 제 1 및 제 2 활성층(15)(16)을 덮도록 산화실리콘을 CVD 방법으로 증착하여 절연물질막을 형성하고, 이 절연물질막 상에 알루미늄(Al) 또는 구리(Cu) 등의 도전성 금속을 스퍼터링 등의 방법으로 증착하여 도전금속막을 형성한다.
도전금속막 및 절연물질막을 제 1 및 제 2 활성층(15)(16) 상의 가운데 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 활성층(15)(16)의 양측을 노출시킨다. 이 때, 제 1 및 제 2 활성층(15)(16) 상에 잔류하는 절연물질막은 게이트절연막(18)이 되고, 이 게이트절연막(18) 상에 잔류하는 도전금속막은 제 1 및 제 2 게이트전극(20)(21)이 된다.
그리고, 제 1 및 제 2 게이트전극(20)(21)을 마스크로 사용하여 제 1 및 제 2 활성층(15)(16)에 인(P) 또는 아세닉(As) 등의 N형 불순물 이온을 저농도로 이온 도핑(ion doping)하여 제 1 및 제 2 저농도불순물영역(23)(24)을 형성한다.
도 1c를 참조하면, 투명기판(11) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 N형 트랜지스터영역(N1)을 덮고 P형 트랜지스터영역(P1)을 노출시키는 제 1 포토레지스트 패턴(25)을 형성한다. 이 때, P형 트랜지스터영역(P1) 내의 제 1 저농도불순물영역(23) 전 표면이 노출된다.
제 1 게이트전극(20)과 제 1 포토레지스트 패턴(25)을 마스크로 사용하여 제 1 저농도불순물영역(23)의 노출된 부분에 보론(B) 또는 BF2 등의 P형 불순물을 고농도로 이온 도핑하여 P형 박막트랜지스터의 소오스 및 드레인영역이 되는 제 1 고농도불순물영역(27)을 형성한다.
상기에서 제 1 고농도불순물영역(27)은 N형의 불순물이 저농도로 도핑된 제 1 저농도불순물영역(23)에 N형 불순물에 대해 P형 불순물이 카운터 도핑(counter doping)되도록 P형의 불순물을 고농도로 도핑하므로써 형성된다. 그리고, 제 1 활성층(15)의 제 1 고농도불순물영역(27) 사이의 제 1 게이트전극(20)과 대응하는 부분은 P형 박막트랜지스터의 채널 영역이 된다.
도 1d를 참조하면, 제 1 포토레지스트 패턴(25)을 제거한다.
그리고, 투명기판(11) 상에 포토레지스트를 다시 도포한 후 노광 및 현상에 의해 N형 트랜지스터영역(N1) 상의 제 2 게이트전극(21) 상에 제 2 저농도불순물영역(24)의 소정 부분과 P형 트랜지스터영역(P1)의 전부를 덮는 제 2 포토레지스트 패턴(29)을 형성한다. 이 때, 제 2 저농도불순물영역(24)은 제 2 게이트전극(21)과 인접하는 소정 부분을 제외한 나머지 부분이 노출된다.
제 2 포토레지스트 패턴(29)을 마스크로 사용하여 제 2 저농도불순물영역(24)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물 이온을 고농도로 이온 도핑(ion doping)하여 N형 박막트랜지스터의 소오스 및 드레인영역이 되는 제 2 고농도불순물영역(31)을 형성한다. 상기에서 제 2 고농도불순물영역(31)이 형성되지 않고 잔류하는 제 2 저농도불순물영역(24)은 N형 박막트랜지스터의 LDD(Lightly Doped Drain) 영역이 된다. 그리고, 제 2 활성층(16)의 제 2 저농도불순물영역(24) 사이의 제 2 게이트전극(21)과 대응하는 부분은 N형 박막트랜지스터의 채널 영역이 된다.
이 후에, 도시되지 않았지만 제 2 포토레지스트 패턴(29)을 제거한다.
그러나, 상술한 종래 기술에 따른 상보형 모스 박막트랜지스터의 제조방법은 LDD영역을 갖는 N형 박막트랜지스터와 P형 박막트랜지스터의 불순물영역을 2번의 포토 공정과 3번의 이온 도핑 공정에 의해 형성하므로 공정이 복잡한 문제점이 있었다. 또한, N형 박막트랜지스터의 LDD영역이 N형의 고농도불순물영역을 형성할 때 한정되므로 이 LDD영역의 길이가 일정하지 않아 소자의 특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 포토 공정과 이온 도핑 공정을 감소하여 N형 및 P형 불순물영역을 형성할 수 있는 상보형 모스 박막트랜지스터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 N형 박막트랜지스터의 LDD 영역을 자기 정렬되게 형 성하여 길이가 일정하여 소자 특성을 향상시킬 수 있는 상보형 모스 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 상보형 모스 박막트랜지스터의 제조방법은 투명기판 상의 제 1 및 제 2 트랜지스터영역의 소정 부분에 제 1 및 제 2 활성층을 형성하는 공정과, 상기 제 1 및 제 2 활성층 각각의 가운데 부분에 양측이 노출되도록 게이트절연막을 개재시켜 제 1 및 제 2 게이트전극을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극을 마스크로 사용하여 상기 제 1 및 제 2 활성층 각각의 노출된 양측에 제 1 도전형의 불순물을 제 1 에너지와 제 1 농도로 이온 도핑하여 제 1 및 제 2 고농도불순물영역을 형성하는 공정과, 투명기판 상에 상기 제 1 트랜지스터영역을 덮어 상기 제 2 고농도불순물영역을 노출시키는 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트를 마스크로 사용하여 상기 노출된 제 2 고농도불순물영역에 제 2 도전형의 불순물을 상기 제 1 에너지와 제 1 농도 보다 높은 제 2 에너지와 제 2 농도로 이온 도핑하여 카운터 도핑된 제 3 고농도불순물영역을 형성하는 공정을 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 박막트랜지스터의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, P형 트랜지스터영역(P2)과 N형 트랜지스터영역(N2)을 갖는 유리 등의 투명기판(41) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 버퍼층(43)을 형성한다.
버퍼층(43) 상에 불순물이 도핑되지 않은 다결정실리콘을 CVD 방법으로 400∼800Å 정도의 두께로 증착한다. 그리고, 다결정실리콘을 포토리쏘그래피 방법으로 버퍼층(43)이 노출되도록 패터닝하여 P형 트랜지스터영역(P2)과 N형 트랜지스터영역(N2)의 소정 부분에 제 1 및 제 2 활성층(45)(46)을 형성한다.
상기에서 제 1 및 제 2 활성층(45)(46)은 다결정실리콘을 증착하여 형성하였으나 비정질실리콘을 CVD 방법으로 증착한 후 레이저 빔으로 어닐링하여 다결정화시켜 형성할 수도 있다. 이 때, 버퍼층(43)은 기판(41)의 불순물이 제 1 및 제 2 활성층(45)(46)으로 확산되는 것을 방지한다.
도 2b를 참조하면, 버퍼층(43) 상에 제 1 및 제 2 활성층(45)(46)을 덮도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 절연물질막을 형성하고, 이 절연물질막 상에 알루미늄(Al) 또는 구리(Cu) 등의 도전성 금속을 스퍼터링 등의 방법으로 증착하여 도전금속막을 형성한다.
도전금속막 및 절연물질막을 제 1 및 제 2 활성층(45)(46) 상의 가운데 부분에만 잔류되고 제 1 및 제 2 활성층(45)(46)의 양측이 노출되도록 포토리쏘그래피 방법으로 패터닝한다. 이 때, 제 1 및 제 2 활성층(45)(46) 상에 잔류하는 절연물질막은 게이트절연막(48)이 되고, 이 게이트절연막(48) 상에 잔류하는 도전금속막 은 제 1 및 제 2 게이트전극(50)(51)이 된다.
그리고, 제 1 및 제 2 게이트전극(50)(51)을 마스크로 사용하여 제 1 및 제 2 활성층(45)(46)의 노출된 부분에 보론(B) 또는 BF2 등의 P형 불순물을 10∼20KeV 정도의 에너지와 5×1014∼5×1015/cm2 정도의 도우즈로 이온 도핑하여 제 1 및 제 2 고농도불순물영역(53)(54)을 형성한다.
도 2c를 참조하면, 투명기판(41) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 P형 트랜지스터영역(P2)을 포토레지스트 패턴(55)을 형성한다. 이 때, 제 2 고농도불순물영역(54)의 표면은 노출된다.
포토레지스트 패턴(55)을 마스크로 사용하여 제 2 고농도불순물영역(54)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 30∼60KeV 정도의 에너지와 1×1015∼1×1016/cm2 정도의 도우즈로 이온 도핑하여 제 3 고농도불순물영역(57)을 형성한다.
상기에서 제 3 고농도불순물영역(57)은 P형의 불순물이 도핑된 제 2 고농도불순물영역(54)에 P형 불순물에 대해 N형 불순물이 카운터 도핑(counter doping)되도록 N형의 불순물을 1∼3배 정도 높은 고농도로 이온 도핑하므로써 N형 불순물이 고농도로 도핑된 영역이 된다.
상기에서 제 3 고농도불순물영역(57)을 형성하기 위한 N형 불순물의 도핑 에너지가 제 2 고농도불순물영역(54)을 형성하기 위한 P형 불순물의 도핑 에너지에 비해 크므로 N형 불순물이 P형 불순물 보다 넓게 분포하게 된다. 그러므로, 제 2 게이트전극(46)과 제 2 고농도불순물영역(54) 사이의 영역에 N형 불순물만 분포된 고저항영역이 형성된다. 이 고저항영역은 N형 박막트랜지스터의 게이트-드레인 사이의 전계를 완화시켜 오프 전류(off current : Ioff)가 흐르는 것을 방지한다.
상기에서 N형 박막트랜지스터의 소오스 및 드레인영역으로 사용되는 제 3 고농도불순물영역(57)을 자기 정렬(self align) 방법으로 형성하므로 공정이 감소되며 재현성 및 소자 신뢰성을 향상시킨다.
P형 트랜지스터영역(P2)에는 P형의 제 1 고농도불순물영역(53)이 소오스 및 드레인영역으로 사용되는 P형 박막트랜지스터가 형성되고, N형 트랜지스터영역(N2)에는 N형의 제 3 고농도불순물영역(57)이 소오스 및 드레인영역으로 사용되는 N형 박막트랜지스터가 형성된다.
P형 및 N형 박막트랜지스터는 제 1 및 제 2 활성층(45)(46)의 제 1 및 제 3 고농도불순물영역(53)(57) 사이의 제 1 및 제 2 게이트전극(50)(51)과 대응하는 각각의 부분이 채널영역이 된다.
이 후에, 도시되지 않았지만 포토레지스트 패턴(55)을 제거한다.
도 3은 본 발명에 따라 제조된 N형 박막트랜지스터의 도핑 상태를 도시하는 개략도이다.
N형 박막트랜지스터에서 제 3 고농도영역(57)은 P형 불순물이 도핑되어 있던 제 2 고농도영역(54)을 N형의 불순물만 분포하는 고저항영역(59)이 에워싸도록 구성된다. 상기에서 고저항영역(59)은 N형 박막트랜지스터의 게이트-드레인 사이의 전계(Ep)를 Ep1에서 Ep2로 완화시킨다. 그러므로, N형 박막트랜지스터의 오프 전류(off current : Ioff)는 감소된다.
도 4a 내지 도 4d는 n+형 불순물의 주입 에너지에 따른 p+와 n+의 도핑 프로파일을 도시하는 그래프이다.
도 4a 내지 도 4d에서 제 2 고농도불순물영역(54)을 보론(B)을 10KeV의 에너지와 1×1015/cm2의 도우즈로 이온 도핑하여 형성하며, 제 3 고농도불순물영역(57)을 3×1015/cm2의 도우즈의 인(P)을 에너지를 10KeV, 30KeV, 50KeV 및 60KeV로 변화시키면서 이온 도핑한다.
상기에서 인(P)을 10KeV로 이온 도핑하면 표면에서 인(P)의 농도는 보론(B)의 농도 보다 매우 높다.
그러나, 인(P)을 30KeV 및 50KeV로 이온 도핑하면 표면에서 인(P)의 농도는 점차 낮아져 보론(B)의 농도와 약간 크게 된다. 또한, 인(P)을 60KeV로 이온 도핑하면 인(P)이 보론(B) 보다 도핑 깊이가 깊으므로 표면에서 인(P)의 농도는 보론(B)의 농도 보다 낮아지게 된다.
도 5a 내지 도 5d는 n+형 불순물의 주입 에너지에 따른 N형 박막트랜지스터의 오프 전류(Ioff)의 변화를 도시하는 그래프이다.
도 5a 내지 도 5d에서 N형 박막트랜지스터의 드레인-소오스전압(Vds)가 10V인 상태에서 게이트전압(Vg)를 변화시키면서 드레인-소오스전류(Ids)를 측정하였다.
상기에서 인(P)을 10KeV로 이온 도핑하면 표면에서 인(P)의 농도가 높으므로 게이트전압(Vg)이 -15V에서 드레인-소오스전류(Ids), 즉, 오프 전류(Ioff)는 10-6A 정도가 된다.
그러나, 인(P)을 30KeV 및 50KeV로 이온 도핑하면 표면에서 인(P)의 농도는 점차 낮아져 보론(B)의 농도와 약간 크게 되므로 게이트전압(Vg)이 -15V에서 드레인-소오스전류(Ids), 즉, 오프 전류(Ioff)는 각각 10-9A 및 10-10A 정도로 감소된다.
또한, 인(P)을 60KeV로 이온 도핑하면 인(P)의 농도가 보론(B)의 농도 보다 낮아지게 되므로 게이트전압(Vg)이 -15V에서 드레인-소오스전류(Ids), 즉, 오프 전류(Ioff)는 각각 10-8A 정도로 다시 증가된다.
상술한 바와 같이 본 발명에 따른 상보형 모스 박막트랜지스터의 제조방법은 제 1 및 제 2 활성층의 노출된 양측에 제 1 및 제 2 게이트를 마스크로 사용하여 P형의 불순물을 고농도와 낮은 에너지로 이온 도핑하여 제 1 및 제 2 고농도불순물영역을 형성하여 P형 트랜지스터영역에 P형 박막트랜지스터를 형성하고, P형 트랜지스터영역을 덮는 포토레지스트 패턴을 형성하여 제 2 고농도불순물영역에 N형의 불순물을 고농도와 높은 에너지로 이온 자기 정렬되게 도핑하여 제 3 고농도불순물영역을 형성하여 N형 트랜지스터영역에 N형 박막트랜지스터를 형성한다. 그러므로, 상보형 모스 박막트랜지스터의 불순물영역을 1번의 사진 공정과 2번의 이온 도핑으로 형성한다.
따라서, 본 발명은 포토 공정과 이온 도핑 공정을 감소하므로 공정이 간단해지며, 또한, N형 박막트랜지스터의 LDD 영역을 자기 정렬되게 형성하므로 길이가 일정하여 소자 특성을 향상시킬 수 있다.
Claims (6)
- 투명기판 상의 제 1 및 제 2 트랜지스터영역의 소정 부분에 제 1 및 제 2 활성층을 형성하는 공정과,상기 제 1 및 제 2 활성층 각각의 가운데 부분에 양측이 노출되도록 게이트절연막을 개재시켜 제 1 및 제 2 게이트전극을 형성하는 공정과,상기 제 1 및 제 2 게이트전극을 마스크로 사용하여 상기 제 1 및 제 2 활성층 각각의 노출된 양측에 제 1 도전형의 불순물을 제 1 에너지와 제 1 농도로 이온 도핑하여 제 1 및 제 2 고농도불순물영역을 형성하는 공정과,투명기판 상에 상기 제 1 트랜지스터영역을 덮어 상기 제 2 고농도불순물영역을 노출시키는 포토레지스트 패턴을 형성하는 공정과,상기 포토레지스트를 마스크로 사용하여 상기 노출된 제 2 고농도불순물영역에 제 2 도전형의 불순물을 상기 제 1 에너지와 제 1 농도 보다 높은 제 2 에너지와 제 2 농도로 이온 도핑하여 카운터 도핑된 제 3 고농도불순물영역을 형성하는 공정을 포함하는 상보형 모스 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 도전형이 P형이고 제 2 도전형이 N형인 상보형 모스 박막트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 제 1 및 제 2 고농도불순물영역을 보론(B) 또는 BF2의 P형 불순물을 이온 도핑하여 형성하는 상보형 모스 박막트랜지스터의 제조방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 고농도불순물영역을 10∼20KeV의 에너지와 5×1014∼5×1015/cm2의 도우즈로 이온 도핑하여 형성하는 상보형 모스 박막트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 제 3 고농도불순물영역을 인(P) 또는 아세닉(As)의 N형 불순물로 형성하는 상보형 모스 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 제 3 고농도불순물영역을 30∼60KeV의 에너지와 1×1015∼1×1016/cm2의 도우즈로 이온 도핑하여 형성하는 상보형 모스 박막트랜지스터의 제조방법.
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